2020-014522

第２　原査定の概要

原査定（令和２年６月１６日付け拒絶査定）の概要は，本願の請求項１～１２に係る発明は，本願出願前に日本国内又は外国において，頒布された又は電気通信回線を通じて公衆に利用可能となった以下の引用文献１～５，７，８に記載の発明及び周知の技術に基づいて，その発明の属する技術の分野における通常の知識を有する者（以下，「当業者」という。）が容易に発明をすることができたものであるから，特許法２９条２項の規定により特許を受けることができない，というものである。

引用文献１．特開平８－３７２９４号公報

引用文献２．特開２００１－７７３５７号公報

引用文献３．特開２００９－１６４８２号公報

引用文献４．国際公開第２０１０／０９８２９４号

引用文献５．特開２０１４－８２５２１号公報

引用文献７．特開２０１５－１５６４８９号公報

引用文献８．特開２００５－２８６０４２号公報

第３　本願発明

本願の請求項１～１２に係る発明（以下，それぞれ「本願発明１」～「本願発明１２」という。）は，令和２年１０月１６日提出の手続補正書により補正された特許請求の範囲の請求項１～１２に記載された事項により特定される発明であり，そのうちの本願発明１は以下のとおりの発明である。

「【請求項１】

上面（１２）および下面（２２）を備えているＩＧＢＴ半導体構造（１０）において，

前記ＩＧＢＴ半導体構造（１０）の前記下面（２２）に形成されており，５×１０18～５×１０20ｃｍ-3のドーパント濃度および５０～５００μｍの層厚（Ｄ１）を有しており，かつＧａＡｓ化合物から成る，ｐ+基板（２４）と，

１０12～１０17ｃｍ-3のドーパント濃度および１０～３００μｍの層厚（Ｄ２）を備えており，かつＧａＡｓ化合物から成る，ｎ-層（２８）と，

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１０14～１０18ｃｍ-3のドーパント濃度を備えており，かつＧａＡｓ化合物から成る，前記ｎ-層（２８）に接している少なくとも１つのｐ領域（３２）と，

少なくとも１０19ｃｍ-3のドーパント濃度を備えており，かつＧａＡｓ化合物から成る，前記ｐ領域（３２）に接している少なくとも１つのｎ+領域（３４）と，

誘電層（２０）と，

前記ＩＧＢＴ半導体構造（１０）の前記下面（２２）と導電的に接続されており，かつ金属または金属化合物を含有しているか，または金属または金属化合物から成る，第１の端子コンタクト（１４）と，

それぞれが，金属または金属化合物を含有しているか，または金属または金属化合物から成る，第２の端子コンタクト（１６）および第３の端子コンタクト（１８）と，

を有しており，

前記少なくとも１つのｐ領域（３２）は，前記ｎ-層（２８）と共に，第１のｐｎ接合部（３６）を形成しており，

前記少なくとも１つのｎ+領域（３４）は，前記少なくとも１つのｐ領域（３２）と共に，第２のｐｎ接合部（３８）を形成しており，

前記誘電層（２０）は，少なくとも，前記第１のｐｎ接合部（３６）および前記第２のｐｎ接合部（３８）を覆っており，かつ前記ｎ-層（２８），前記ｐ領域（３２）および前記ｎ+領域（３４）と素材結合によって結合されており，

前記第２の端子コンタクト（１６）は，フィールドプレートとして，前記誘電層（２０）の上に形成されており，

前記第３の端子コンタクト（１８）は，前記少なくとも１つのｐ領域（３２）および前記少なくとも１つのｎ+領域（３４）と導電的に接続されている，

ＩＧＢＴ半導体構造（１０）において，

前記ｐ+基板（２４）と前記ｎ-層（２８）との間には，１μｍ～５０μｍの層厚（Ｄ３）および１０12～１０17ｃｍ-3のドーパント濃度を備えており，かつドープされた中間層（２６）が配置されており，

前記中間層（２６）は，少なくとも，前記ｐ+基板（２４）と素材結合によって結合されており，

前記中間層（２６）は，ｐ型ドープされて形成されていることを特徴とする，

ＩＧＢＴ半導体構造（１０）。」

本願発明２～１２は本願発明１を減縮した発明である。

第４　引用文献の記載と引用発明

１．引用文献１について

（１）引用文献１の記載

原査定の拒絶の理由に引用された上記引用文献１（特開平８－３７２９４号公報）には，図４とともに次の記載がある。（下線は当審で付加。以下同じ。）

「【００１３】（実施例１）図２は，本発明の第１の実施例の断面構造を示す。本実施例では，ＩＧＢＴを例として説明する。第１のバンドギャップを持つ第１の半導体材料（以下第１の半導体と記す）で構成されたｐ＋基板（第１の半導体層）１上に，第１の半導体材料より広いバンドギャップを持つ第２の半導体材料(以下第２の半導体と記す)で形成されたｎ－層（第２の半導体層）２を形成する。ｎ－層２表面には，酸化膜１０を介して絶縁ゲート電極１１が形成されている。ゲート電極１１の両端には，ｎ－層２内にｐ層（第３の半導体層）３が形成され，さらにｐ層３内には，ｎ＋層（第４の半導体層）４が形成されている。ｐ＋層１には，コレクタ電極（第１の主電極）１３がオーミック接触している。ｎ＋層４と，ｐ層３はエミッタ電極（第２の主電極）１２により短絡されている。

【００１４】ｐ＋基板にバンドギャップの狭い第１の半導体を使うことにより，全ての層を第２の半導体で構成するより，正孔にとっての障壁を下げることができるので，正孔がｎ－層に注入される電圧を下げることができ，このため低オン電圧化できる。また，空乏層を伸ばし，耐圧を確保するｎ－層が，バンドギャップの大きい第２の半導体で構成されているので，全てをバンドギャップの小さい第１の半導体で構成するより高温での漏れ電流を小さくできる。」

「【００１９】（実施例２）図４は，本発明第２の実施例であるＩＧＢＴの断面図を示す。第１の半導体で構成されたｐ＋基板１上に，第１の半導体で形成されたｎ層５(第５の半導体層)を形成し，さらにその上に第２半導体で構成されたｎ－層２を形成している。ここで，ｎ層５の不純物濃度は，ｎ－層２よりも高い。それ以外は，図２の第１の実施例と同じである。ｎ層５は，空乏層がｐ＋層１に達し，パンチスルーをするのを防止し，耐圧を向上させている。」

「【００２３】ところで，第１の半導体と第２の半導体を選ぶときには，第１の半導体が第２の半導体よりもバンドギャップが狭いことのほかに，どちらか一方の半導体が，基板になるような大きな結晶が得られるものであることが条件となる。この様な条件を満たす組合せとしては，第１の半導体としてゲルマニウム，第２の半導体としてシリコンがあげられる。さらに第１の半導体としてアルミガリウムヒ素（ＡｌＧａＡｓ），第２の半導体としてガリウムヒ素（ＧａＡｓ）があげられる。また第２の半導体としては，耐圧を確保するため，降伏電界の大きなものがよい。この点も考慮した組合せとしては，第１の半導体としてシリコン，第２の半導体としてシリコンカーバイド（ＳｉＣ）がある。ＳｉＣの絶縁破壊電界は２×１０16（Ｖ／cm）であり，シリコンの２×１０15（Ｖ／cm）に比べ１桁大きい。従って，ｎ－層２の厚さを薄くできるため，シリコンよりオン電圧が低くできる。また，ＳｉＣはバンドギャップが，２.９３ｅＶ と大きく，シリコンよりも高温で動作が可能である。」

引用文献１の図４として，以下の図面が示されている。

（２）摘記の整理

上記（１）の摘記及び図４によれば，引用文献１には，第２の実施例のＩＧＢＴについて，次の事項が記載されているものと理解できる。

ア　第１の半導体で構成されたｐ＋基板１上に，第１の半導体で形成されたｎ層５(第５の半導体層)が形成され，さらにその上に第２半導体で構成されたｎ－層２が形成されること。（段落００１９）

イ　ｎ－層２内にｐ層（第３の半導体層）３が形成され，さらにｐ層３内には，ｎ＋層（第４の半導体層）４が形成されていること。（段落００１３）

ウ　ｎ－層２表面には，酸化膜１０を介して絶縁ゲート電極１１が形成されていること。（段落００１３）

エ　ｐ＋層１には，コレクタ電極（第１の主電極）１３がオーミック接触していること。また，ｎ＋層４と，ｐ層３はエミッタ電極（第２の主電極）１２により短絡されていること（段落００１３）

オ　第１の半導体としてアルミガリウムヒ素（ＡｌＧａＡｓ），第２の半導体としてガリウムヒ素（ＧａＡｓ）があげられること。（段落００２３）

カ　図４から，酸化膜１０が，ｎ－層２，ｐ層３及びｎ+層４に接して形成され，ｎ－層２とｐ層３の接合部及びｐ層３とｎ+層４の接合部とを覆っていることが見て取れる。また，絶縁ゲート電極１１が，酸化膜１０を介して，ｎ－層２，ｐ層３及びｎ+層４の上に形成されていることが見て取れる。

（３）引用発明１

上記（２）ア～カから，引用文献１には次の発明（以下「引用発明１」という。）が記載されているものと認められる。

「アルミガリウムヒ素（ＡｌＧａＡｓ）で構成されたｐ＋基板１と，

ｐ＋基板１上に形成され，アルミガリウムヒ素（ＡｌＧａＡｓ）で構成されたｎ層５と，

ｎ層５の上に形成され，ガリウムヒ素（ＧａＡｓ）で構成されたｎ－層２と，

ｎ－層２内に形成されたｐ層３と，

ｐ層３内に形成されたｎ＋層４と，

ｎ－層２，ｐ層３及びｎ+層４の上に酸化膜１０を介して形成された絶縁ゲート電極１１と，

ｐ＋層１とオーミック接触しているコレクタ電極１３と，

ｎ＋層４と，ｐ層３を短絡するエミッタ電極１２と，

を備える，ＩＧＢＴ。」

２．引用文献２～５，７～８について

（１）引用文献２の記載

原査定の拒絶の理由に引用された上記引用文献２（特開２００１－７７３５７号公報）には，次の記載がある。

「【００３０】本実施例により耐圧１２００ＶのＩＧＢＴを設計する場合の各層の膜厚，不純物濃度の一例を挙げると，ｐ＋型半導体基板１０，ｎ＋型半導体層１１，ｎ－型半導体層１２の設計値は従来のＰＴタイプＩＧＢＴと同様，すなわち，各層の膜厚はそれぞれ約１００μｍ，１０μｍ，１１０μｍで，不純物濃度もそれぞれ１０１９ｃｍ－３，５×１０１７ｃｍ－３，５×１０１３ｃｍ－３である。そして，ｐ＋型半導体基板１０とｎ＋型半導体層１１の間に設けたｎ－型半導体層１９の膜厚はほぼ１０μｍ程度で，これ以下でも良い。不純物濃度は７×１０１３ｃｍ－３程度の値で設計される。」

「【００３６】この構造での耐圧１２００ＶのＩＧＢＴにおける，各層の膜厚，不純物濃度の一例を挙げれば，ｐ＋型半導体基板１０，ｎ－型半導体層１９，ｎ＋型半導体層１１，ｎ－型半導体層１２の各膜厚は，それぞれ０．１～１００μｍ，１００μｍ程度またはそれ以下，１０μｍ程度またはそれ以下，１００～２００μｍ程度の範囲で，不純物濃度もそれぞれ１０１４～１０１９ｃｍ－３，７×１０１３ｃｍ－３，５×１０１７ｃｍ－３，７×１０１３ｃｍ－３程度で設計される。」

「【００４７】この構造における耐圧１２００ＶのＩＧＢＴの設計は，ＰＴタイプ，ＮＰＴタイプどちらに適用する場合も，それぞれ第１の実施形態と同様の条件でかまわないが，ｐ－型半導体層２１については，例えば，膜厚は１０μｍ，不純物濃度は７×１０１３ｃｍ－３程度で設計される。」

（２）引用文献３の記載

原査定の拒絶の理由に引用された上記引用文献３（特開２００９－１６４８２号公報）には，次の記載がある。

「【００３１】

続いて，図９に示すように，外周領域Ｂの最外周側のｎ－型単結晶シリコン層１Ｂの表面側に，ｐ－型半導体領域３とは分離してｐ型のｐ－型半導体領域（第３半導体領域）８を形成する（ステップＳ８０）。また，基板１の主面に対して，ｐ型の不純物を導入し，ｐ－型半導体領域（第４半導体領域）９を形成する（ステップＳ９０）。例えば，基板１上に保護膜としての酸化シリコン膜（図示は省略）を堆積した後，導電性膜７から構成されるパターンＦＧをマスクとしてｐ型の導電型を有する不純物イオン（例えばＢ（ホウ素））をｎ－型単結晶シリコン層１Ｂに導入し（イオン注入），基板１に熱処理を施すことによってその不純物イオンを拡散させる。これにより，ｐ－型半導体領域８とｐ－型半導体領域９とは同時に形成されることとなる。チャネル層を構成するｐ－型半導体領域９の不純物濃度は，例えば５×１０１６／ｃｍ３～５×１０１７／ｃｍ３とすることができる。」

「【００３３】

続いて，アクティブ領域Ａのｐ－型半導体領域９の表面にｎ＋型半導体領域（第５半導体領域）１１を形成するように，基板１の主面に対して，ｎ型の不純物を導入する（ステップＳ１００）。例えば，フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとしてｎ型の導電型を有する不純物イオン（例えばＡｓ（ヒ素））をｎ－型単結晶シリコン層１Ｂに導入し（イオン注入），基板１に熱処理を施すことによってその不純物イオンを拡散させ，ｐ－型半導体領域９の表面側においてｎ＋型半導体領域１１を形成する。また，同時に外周領域Ｂのｐ－型半導体領域８の表面側においてｎ＋型半導体領域１１を形成することもできる。このｎ＋型半導体領域１１はパワーＭＩＳＦＥＴのソース領域を構成するものである。また，ソース領域を構成するｎ＋型半導体領域１１の不純物濃度は，例えば１×１０１９／ｃｍ３以上とすることができる。」

「【００９６】

また，例えば，前記実施の形態１～６では，半導体基板としてシリコン基板を適用した場合について説明したが，ガリウムヒ素基板，炭化シリコン基板にも適用することができる。」

（３）引用文献４の記載

原査定の拒絶の理由に引用された上記引用文献４（国際公開第２０１０／０９８２９４号）には，次の記載がある。

「[0031]　ｎ型ドリフト層４の形成後，レジスト（図示せず）をマスクとして，ｎ型ドリフト層４の上面上の，所定の間隔に離間した部位に，不純物をイオン注入して，一対のｐ型ウエル層１をｎ型ドリフト層４内に形成する。

[0032]　その後，上記レジストを除去する。その際の不純物濃度は，１×１０18ｃｍ-3以上１×１０19ｃｍ-3以下の範囲内にあり，ｐ型ウエル層１の厚さは０．５μｍ以上１．５μｍ以下の範囲内にあることが好ましい。ｐ型となる不純物としては，例えば，ボロン（Ｂ）またはアルミニウム（Ａｌ）が挙げられる。

[0033]　さらに，上記の複数のｐ型ウエル層１の内で，ＭＯＳＦＥＴセル領域内に存在することとなる各ｐ型ウエル層１中に，レジスト（図示せず）をマスクとして不純物をイオン注入して，ｎ型コンタクト層２を形成する。」

「[0043]　この工程において成膜するｐ型半導体層１４は，ＳｉＣ，Ｓｉ，ＧａＡｓ，ＧａＰ，ＩｎＰ，ＩｎＡｓ，ＺｎＳ，ＺｎＳｅ，ＣｄＳ，ＳｉＧｅ，ＧａＮ，ＡｌＮ，ＢＮ若しくはＣ（ダイヤモンド），の単結晶，多結晶あるいはアモルファス半導体，またはこれらの混合物より，構成されていても良い。また，成膜方法は，蒸着法またはスパッタ法であっても良い。」

（４）引用文献５の記載

原査定の拒絶の理由に引用された上記引用文献５（特開２０１４－８２５２１号公報）には，次の記載がある。

「【００３１】

第１ウェル領域４１，第２ウェル領域４２，４３の各々の深さは，エピタキシャル成長層であるドリフト層２１の底面より深くならないように設定する必要があり，例えば，０．３～２μｍの範囲の値とする。また，第１ウェル領域４１，第２ウェル領域４２，４３の各々のｐ型不純物濃度は，ドリフト層２１の不純物濃度より高く，かつ，１×１０15ｃｍ-3～１×１０19ｃｍ-3の範囲内に設定される。

【００３２】

ソース領域８０の深さについては，その底面が第１ウェル領域４１の底面を越えないように設定し，そのｎ型不純物濃度は，第１ウェル領域４１のｐ型不純物濃度より高く，かつ，１×１０17ｃｍ-3～１×１０21ｃｍ-3の範囲内に設定される。フィールドストッパー領域８１については，ソース領域８０と同様の条件で形成すればよい。 ただし，ドリフト層２１の最表面近傍に限っては，ＭＯＳＦＥＴのチャネル領域における導電性を高めるために，第１ウェル領域４１，第２ウェル領域４２，４３の各々のｐ型不純物濃度がドリフト層２１のｎ型不純物濃度より低くなってもよい。」

「【０１０８】

また，上記実施の形態１～５では，主に炭化珪素材料で構成された電力用半導体装置の例を説明したが，本発明は，炭化珪素構成された電力用半導体装置に限るものではなく，窒化ガリウムなどのワイドバンドギャップ半導体材料やガリウム砒素材料，Ｓｉ材料などの他の半導体材料で構成された電力用半導体装置であっても，同様の効果を奏する。 また，実施の形態１～５で縦型ＭＯＳＦＥＴと説明した電力用半導体装置のゲート絶縁膜３０は，必ずしもＭＯＳの名の通りの二酸化珪素などの酸化膜である必要はなく，窒化珪素膜，酸化アルミニューム膜などの絶縁膜であってもよい。」

（５）引用文献７の記載

原査定の拒絶の理由に引用された上記引用文献７（特開２０１５－１５６４８９号公報）には，次の記載がある。

「【００１４】

図１Ａは，ＲＣ－ＩＧＢＴまたはＲＣ－ＩＧＢＴを含む別の半導体素子などの逆導通半導体素子５００について言及する。

【００１５】

単結晶半導体材料（例えば，シリコン（Ｓｉ），炭素ケイ素（ＳｉＣ），ゲルマニウム（Ｇｅ），シリコンゲルマニウム結晶（ＳｉＧｅ），窒化ガリウム（ＧａＮ），ガリウムヒ素（ＧａＡｓ）または別のＡＩＩＩＢＶ半導体）は，ほぼ平面状であることも，共平面セクションによって広がる平面によって定義されることもあり得る前面１０１と，前面１０１に平行な主に平面状の後面１０２とを有する半導体本体１００を形成する。

【００１６】

前面１０１と後面１０２との間の最小距離は，半導体素子５００が指定される電圧阻止能力に依存する。例えば，前面１０１と後面１０２との間の距離は，約１２００Ｖの阻止電圧に指定された半導体素子に対して，９０μｍ～２００μｍの範囲であり得る。より高い阻止能力を有する半導体素子に関連する他の実施形態は，数百μｍの厚さを有する半導体本体１００を提供することができる。低い阻止能力を有する半導体素子は，３５μｍ～９０μｍの厚さを有し得る。

【００１７】

前面１０１に平行な平面では，半導体本体１００は，数ミリメートルの範囲の縁の長さを有する長方形の形状を有し得る。前面１０１の法線は垂直方向を定義し，垂直方向に直交する方向は水平または横方向である。

【００１８】

半導体本体１００は，第１の導電型のドリフトゾーン１２１を有するベース領域１２０を含む。半導体本体１００の前側では，制御可能セルは，半導体素子５００の第１の状態でドリフトゾーン１２１と接続された導電チャネルを形成する。制御可能セルは，ＲＣ－ＩＧＢＴのトランジスタセルＴＣであり得，第１の型の電荷キャリアが半導体素子５００の第１の状態でドリフトゾーン１２１に入れるようにし，第１の状態は，トランジスタモードおよびＩＧＢＴモードを含む順導通モードに相当し得る。第１の型の電荷キャリアは，ｎ型ドリフトゾーン１２１の場合は電子であり，ｐ型ドリフトゾーン１２１の場合は正孔である。」

（６）引用文献８の記載

原査定の拒絶の理由に引用された上記引用文献８（特開２００５－２８６０４２号公報）には，図１とともに次の記載がある。

「【００２７】

本形態の半導体装置１００には，図１に示すようにセルエリア（図１中の破線枠Ｘ内）に複数のゲートトレンチ２１が，終端エリア（図１中の破線枠Ｘ外）に複数の終端トレンチ６２がそれぞれ設けられている。さらに，各トレンチは同心円状に形成されている。そのため，トレンチの交差点や分岐点は設けられていない。従って，本形態の半導体装置１００では，各ゲートトレンチ２１および各トレンチ６２の深さの不均一は生じていない。」

引用文献８の図１として，以下の図面が示されている。

第５　対比・判断

１．本願発明１について

（１）本願発明１と引用発明１の対比

本願発明１と引用発明１を対比する。

ア　引用発明１におけるＩＧＢＴ」は，本願発明１における「ＩＧＢＴ半導体構造（１０）」に相当する。また，両者がともに「上面（１２）および下面（２２）を備えている」ことは明らかである。

イ　引用発明１における「ｐ＋基板１」は，本願発明１における「ｐ+基板（２４）」に相当し，両者はともに，「前記ＩＧＢＴ半導体構造（１０）の前記下面（２２）に形成されて」いる点で一致する。

ウ　引用発明１における「ガリウムヒ素（ＧａＡｓ）で構成されたｎ－層２」は，本願発明１における「ＧａＡｓ化合物から成る，ｎ-層（２８）」に相当する。

エ　引用発明１における「ｐ層３」は，「ガリウムヒ素（ＧａＡｓ）で構成された」「ｎ－層２内に形成された」層であるから，「ガリウムヒ素（ＧａＡｓ）」で構成され，「ｎ－層２」に接しているといえる。そうすると，引用発明１における「ｐ層３」は本願発明１における「少なくとも１つのｐ領域（３２）」に相当し，両者はともに「ＧａＡｓ化合物から成る，前記ｎ-層（２８）に接している」点で一致する。

オ　引用発明１における「ｎ＋層４」は，「ガリウムヒ素（ＧａＡｓ）」で構成された「ｐ層３内に形成された」層であるから，「ｐ層３」と同様に「ガリウムヒ素（ＧａＡｓ）」で構成され，かつ，「ｐ層４」に接しているといえる。そうすると，引用発明１における「ｎ＋層４」は本願発明１における「少なくとも１つのｎ+領域（３４）」に相当し，両者はともに「ＧａＡｓ化合物から成る，前記ｐ領域（３２）に接している」点で一致する。

カ　引用発明１において，「ｐ層３」は「ｎ－層２内に形成され」た層であり，「ｎ＋層４」は「ｐ層３内に形成された」層であるから，引用発明１においても，「ｐ層３」が「ｎ－層２」と共にｐｎ接合部を形成し，「ｎ＋層４」が「ｐ層３」と共にｐｎ接合部を形成しているものといえる。そうすると，本願発明１と引用発明１は，ともに「前記少なくとも１つのｐ領域（３２）は，前記ｎ-層（２８）と共に，第１のｐｎ接合部（３６）を形成しており」「前記少なくとも１つのｎ+領域（３４）は，前記少なくとも１つのｐ領域（３２）と共に，第２のｐｎ接合部（３８）を形成しており」との点で一致する。

キ　引用発明１の「コレクタ電極１３」は「ｐ＋層１とオーミック接触している」電極であるから，引用文献１の図４に照らしＩＧＢＴの下面と導電的に接続していることは明らかである。そうすると，引用発明１における「コレクタ電極１３」は，本願発明１における「第１の端子コンタクト（１４）」に相当し，両者はともに「前記ＩＧＢＴ半導体構造（１０）の前記下面（２２）と導電的に接続されて」いる点で一致する。

ク　引用発明１の「絶縁ゲート電極１１」は「ｎ－層２，ｐ層３及びｎ+層４の上に酸化膜１０を介して形成された」ゲート電極であるから，「ｐ層３」に電界効果を及ぼす電極，すなわちフィールドプレートであることは技術的に明らかである。そうすると，引用発明１における「絶縁ゲート電極１１」及び「酸化膜１０」が本願発明１における「第２の端子コンタクト（１６）」及び「誘電層（２０）」にそれぞれ相当し，引用発明１の「絶縁ゲート電極１１」と本願発明１の「第２の端子コンタクト（１６）」は，ともに「前記第２の端子コンタクト（１６）は，フィールドプレートとして，前記誘電層（２０）の上に形成されて」いる点で一致する。

ケ　引用発明１における「エミッタ電極１２」は「ｎ＋層４と，ｐ層３を短絡する」電極であるから，本願発明１の「第３の端子コンタクト（１８）」に相当し，両者はともに「前記少なくとも１つのｐ領域（３２）および前記少なくとも１つのｎ+領域（３４）と導電的に接続されている」点で一致する。

コ　引用発明１における「酸化膜１０」は，「ｎ－層２，ｐ層３及びｎ+層４」の上に直接形成されていることが引用文献１の図４から見て取れるから，ｎ－層２とｐ層３の接合部，及びｐ層３とｎ+層４の接合部を覆い，ｎ－層２，ｐ層３及びｎ+層４が形成された半導体と素材結合によって結合されていると理解できる。そうすると，本願発明１の「誘電層（２０）」と引用発明１の「酸化膜１０」は，ともに「前記誘電層（２０）は，少なくとも，前記第１のｐｎ接合部（３６）および前記第２のｐｎ接合部（３８）を覆っており，かつ前記ｎ-層（２８），前記ｐ領域（３２）および前記ｎ+領域（３４）と素材結合によって結合されて」いる点で一致する。

サ　引用発明１における「ｎ層５」は，ｐ＋基板１上に形成され，その上にｎ－層２が形成されるものであるから，本願発明１における「前記ｐ+基板（２４）と前記ｎ-層（２８）との間に」「配置されている」「ドープされた中間層（２６）」に対応する。また，引用発明１の「ｎ層５」は「ｐ＋基板１」上に直接形成されているから，両者は素材結合により結合されていると理解できる。そうすると，本願発明１の「ドープされた中間層（２６）」と引用発明１の「ｎ層５」は，「前記ｐ+基板（２４）と前記ｎ-層（２８）との間に」「配置され」「少なくとも，前記ｐ+基板（２４）と素材結合によって結合されて」いる点で共通する。

上記ア～サによれば，本願発明１と引用発明１の一致点及び相違点は次のとおりとなる。

（一致点）

「上面（１２）および下面（２２）を備えているＩＧＢＴ半導体構造（１０）において，

前記ＩＧＢＴ半導体構造（１０）の前記下面（２２）に形成されている，ｐ+基板（２４）と，

ＧａＡｓ化合物から成る，ｎ-層（２８）と，

ＧａＡｓ化合物から成る，前記ｎ-層（２８）に接している少なくとも１つのｐ領域（３２）と，

続きを表示（全18行）

ＧａＡｓ化合物から成る，前記ｐ領域（３２）に接している少なくとも１つのｎ+領域（３４）と，

誘電層（２０）と，

前記ＩＧＢＴ半導体構造（１０）の前記下面（２２）と導電的に接続されている，第１の端子コンタクト（１４）と，

第２の端子コンタクト（１６）および第３の端子コンタクト（１８）と，

を有しており，

前記少なくとも１つのｐ領域（３２）は，前記ｎ-層（２８）と共に，第１のｐｎ接合部（３６）を形成しており，

前記少なくとも１つのｎ+領域（３４）は，前記少なくとも１つのｐ領域（３２）と共に，第２のｐｎ接合部（３８）を形成しており，

前記誘電層（２０）は，少なくとも，前記第１のｐｎ接合部（３６）および前記第２のｐｎ接合部（３８）を覆っており，かつ前記ｎ-層（２８），前記ｐ領域（３２）および前記ｎ+領域（３４）と素材結合によって結合されており，

前記第２の端子コンタクト（１６）は，フィールドプレートとして，前記誘電層（２０）の上に形成されており，

前記第３の端子コンタクト（１８）は，前記少なくとも１つのｐ領域（３２）および前記少なくとも１つのｎ+領域（３４）と導電的に接続されている，

ＩＧＢＴ半導体構造（１０）において，

前記ｐ+基板（２４）と前記ｎ-層（２８）との間には，ドープされた中間層（２６）が配置されており，

前記中間層（２６）は，少なくとも，前記ｐ+基板（２４）と素材結合によって結合されている，

ＩＧＢＴ半導体構造（１０）。」

（相違点１）

本願発明１では，「ｐ+基板（２４）」が「ＧａＡｓ化合物から成る」のに対し，引用発明１では，「ｐ＋基板１」が「アルミガリウムヒ素（ＡｌＧａＡｓ）」で構成される点。

（相違点２）

本願発明１では，「ｐ+基板（２４）」が「５×１０18～５×１０20ｃｍ-3のドーパント濃度および５０～５００μｍの層厚（Ｄ１）を有して」いるのに対し，引用発明１では，「ｐ＋基板１」のドーパント濃度及び層厚が特定されていない点。

（相違点３）

本願発明１では，「ｎ-層（２８）」が「１０12～１０17ｃｍ-3のドーパント濃度および１０～３００μｍの層厚（Ｄ２）を備えて」いるのに対し，引用発明１では，「ｎ－層２」のドーパント濃度及び層厚が特定されていない点。

（相違点４）

本願発明１では，「ｐ領域（３２）」が「１０14～１０18ｃｍ-3のドーパント濃度を備え」るのに対し，引用発明１では，「ｐ層３」のドーパント濃度が特定されていない点。

（相違点５）

本願発明１では，「ｎ+領域（３４）」が「少なくとも１０19ｃｍ-3のドーパント濃度を備えて」いるのに対し，引用発明１では，「ｎ+層４」のドーパント濃度が特定されていない点。

（相違点６）

本願発明１では，「第１の端子コンタクト」「第２の端子コンタクト」及び「第３の端子コンタクト」が，いずれも「金属または金属化合物を含有しているか，または金属または金属化合物から成る」のに対し，引用発明１では，「コレクタ電極１３」「絶縁ゲート電極１１」及び「エミッタ電極１２」の材料が特定されていない点。

（相違点７）

本願発明１では，「中間層（２６）」が「１μｍ～５０μｍの層厚（Ｄ３）および１０12～１０17ｃｍ-3のドーパント濃度を備えて」いるのに対し，引用発明１では，「ｎ層５」の層厚及びドーパント濃度が特定されていない点。

（相違点８）

本願発明１では，「中間層（２６）は，ｐ型ドープされて」いるのに対し，引用発明１では「ｎ層５」がｎ型ドープされている点。

（２）相違点についての判断

はじめに相違点１について検討すると，引用発明１は，ｐ＋基板１をＡｌＧａＡｓで構成することにより，全ての層をＧａＡｓで構成するより，「正孔にとっての障壁を下げることができるので，正孔がｎ－層に注入される電圧を下げることができ，このため低オン電圧化できる」（引用文献１の段落００１４）との作用効果を奏するものである。そうすると，引用発明１においてｐ＋基板１をＧａＡｓに変更すると引用発明１の上記作用効果が損なわれることになるから，引用発明１においてｐ＋基板１をＧａＡｓに変更することには阻害要因がある。

また，引用文献２～５，７は，いずれも縦型半導体装置における各領域のドーパント濃度や層厚について記載された文献であり，引用文献８は縦型半導体装置の平面形状について記載された文献であって，上記の阻害要因を超えてｐ＋基板１をＧａＡｓに変更することの示唆を与えるものではない。

したがって，他の相違点について検討するまでもなく，本願発明１は，引用発明１及び引用文献２～５，７～８から当業者が容易に発明をすることができたものとはいえない。

２．本願発明２～１２について

本願発明２～１２は本願発明１と同じ発明特定事項を備える発明であるから，本願発明１と同じ理由により，当業者であっても，引用文献１～５，７～８に基づいて容易に発明できたものであるとはいえない。

第６　原査定について

審判請求時の補正により，本願発明１～１２は「ＧａＡｓ化合物から成る，ｐ+基板（２４）」という事項を有するものとなっており，上記第５で検討したとおり，当業者であっても，拒絶査定において引用された引用文献１～５，７～８に基づいて，容易に発明できたものとはいえない。

したがって，原査定の理由を維持することはできない。

第７　結言

以上のとおり，原査定の理由によっては，本願を拒絶することはできない。

また，他に本願を拒絶すべき理由を発見しない。

よって，結論のとおり審決する。