2020-009669

特願２０１９－５６５７６４「ワイドギャップ半導体基板，ワイドギャップ半導体基板の製造装置，およびワイドギャップ半導体基板の製造方法」拒絶査定不服審判事件〔令和　１年　７月２５日国際公開，ＷＯ２０１９／１４２５５６〕について，次のとおり審決する。

【結　論】 本件審判の請求は，成り立たない。

【理　由】 第１　手続の経緯 本願は，２０１８年（平成３０年）１２月１３日（優先権主張　平成３０年１月１７日）を国際出願日とする出願であって，その手続の経緯は以下のとおりである。 令和　１年１２月　３日　　：手続補正書の提出 令和　２年　１月２２日付け：拒絶理由通知書（起案日） 令和　２年　３月２３日　　：意見書，手続補正書の提出 令和　２年　４月２１日付け：拒絶査定（起案日）（以下「原査定」という。） 令和　２年　７月　９日　　：審判請求書，手続補正書の提出 第２　本件補正について １　本件補正の内容 令和２年７月９日提出の手続補正書による補正（以下，「本件補正」という。）は，本件補正前の特許請求の範囲の請求項１ないし２１を，本件補正後の特許請求の範囲の１ないし１０とする補正を含むものであって，本件補正前後の特許請求の範囲の記載は，それぞれ以下のとおりである。 （１）本件補正前の特許請求の範囲の請求項１ないし２１は，以下のとおりである。 「【請求項１】 デバイスが形成されるワイドギャップ半導体基板であって， 内側の領域である第１の厚さを有する第１基板領域と， 前記第１基板領域の外周を取り囲むように設けられた領域である，前記第１の厚さよりも厚い第２の厚さを有する第２基板領域とを備え， 前記第１基板領域に前記デバイスが形成され，前記第１の厚さは１０μｍ以上５０μｍ以下であり， 前記第２基板領域は，その前記第２の厚さが１００μｍ以上３５０μｍ以下に形成され，且つその径方向の幅が１ｍｍ以上１０ｍｍ以下に設定されていることを特徴とするワイドギャップ半導体基板。 【請求項２】 前記第２基板領域は，その前記第２の厚さが，前記数値に代えて，１００μｍ以上３００μｍ未満に形成されていることを特徴とする請求項１記載のワイドギャップ半導体基板。 【請求項３】 前記第２基板領域は，その直径が７６ｍｍ以上１５０ｍｍ以下であることを特徴とするの請求項１又は２記載のワイドギャップ半導体基板。 【請求項４】 前記第１基板領域は，ドライエッチングにより形成されていることを特徴とする請求項１乃至３記載のいずれかのワイドギャップ半導体基板。 【請求項５】 前記ワイドギャップ半導体基板は，炭化珪素（４Ｈ－ＳｉＣ，６Ｈ－ＳｉＣ，３Ｃ－ＳｉＣ），窒化ガリウム（ＧａＮ），酸化ガリウム（ＧａＯ），又はダイヤモンド（Ｃ）からなることを特徴とする請求項１乃至４記載のいずれかのワイドギャップ半導体基板。 【請求項６】 前記第２基板領域は，半径方向内側に向けて張り出す張出部を一以上備えていることを特徴とする請求項１乃至５記載のいずれかのワイドギャップ半導体基板。 【請求項７】 プラズマ化したエッチングガスを用い，処理チャンバ内の基台上に載置されたワイドギャップ半導体基板を，デバイスを形成する内側の領域である第１の厚さを有する第１基板領域と，前記第１基板領域の外周を取り囲むように設けられた領域である，１００μｍ以上３５０μｍ以下の第２の厚さを有する第２基板領域とが形成されるように，第１基板領域のみをその前記第１の厚さが１０μｍ以上５０μｍ以下となるようにエッチング処理するワイドギャップ半導体基板の製造装置であって， 前記ワイドギャップ半導体基板をエッチング処理するときに，前記基台に載置されたワイドギャップ半導体基板の前記第２基板領域に対応する周縁部のみを，その半径方向に向けた幅が１ｍｍ以上１０ｍｍ以下となるようにカバーするカバー部材を有し，該カバー部材によってカバーされていない，前記第１基板領域のみがエッチング処理によって薄板化されるようにする外周カバー機構を備えたことを特徴とするワイドギャップ半導体基板の製造装置。 【請求項８】 前記外周カバー機構は，更に， 前記処理チャンバ内に設けられて，前記カバー部材を支持する支持部材を備え， 前記支持部材は，前記ワイドギャップ半導体基板との間に隙間が形成された状態で前記周縁部のみをカバーするように前記カバー部材を支持することを特徴とする請求項７記載のワイドギャップ半導体基板の製造装置。 【請求項９】 前記支持部材は，前記ワイドギャップ半導体基板との間に，０．５ｍｍ以上３ｍｍ以下の隙間が形成されるように前記カバー部材を支持することを特徴とする請求項８記載のワイドギャップ半導体基板の製造装置。 【請求項１０】 プラズマ化したエッチングガスを用い，処理チャンバ内の基台上に載置されたワイドギャップ半導体基板の，デバイスを形成する領域のみを薄板化するようにエッチング処理するワイドギャップ半導体基板の製造装置であって， 前記ワイドギャップ半導体基板をエッチング処理するときに，前記基台に載置されたワイドギャップ半導体基板の周縁部のみをカバーするカバー部材を有し，該カバー部材によってカバーされていない，前記デバイスを形成する領域のみがエッチング処理によって薄板化されるようにする外周カバー機構を備え， 前記外周カバー機構は，更に， 前記処理チャンバ内に設けられて，前記カバー部材を支持する支持部材を備え， 前記ワイドギャップ半導体基板が前記基台によって上昇すると前記カバー部材が前記ワイドギャップ半導体基板の周縁部に当接して上方に持ち上げられ，前記基台に載置されたワイドギャップ半導体基板の周縁部のみエッチングされないようにカバーするように構成されていることを特徴とするワイドギャップ半導体基板の製造装置。 【請求項１１】 前記カバー部材は，石英，酸化アルミニウム，若しくはイットリアから構成されるか，又はこれらの内の一つにメタルコーティングした材料から構成されていることを特徴とする請求項７乃至１０記載のいずれかのワイドギャップ半導体基板の製造装置。 【請求項１２】 前記ワイドギャップ半導体基板のエッチングの深さを検出する深さモニタを更に備え， 前記深さモニタは， 前記ワイドギャップ半導体基板のエッチング面及び前記カバー部材に光を照射する光源を含む深さセンサと， 前記エッチング面及び前記カバー部材からそれぞれ反射される反射光に基づいて，前記エッチングの深さを算出する処理部とを備えていることを特徴とする請求項７乃至１１記載のいずれかのワイドギャップ半導体基板の製造装置。 【請求項１３】 前記ワイドギャップ半導体基板は，炭化珪素（４Ｈ－ＳｉＣ，６Ｈ－ＳｉＣ，３Ｃ－ＳｉＣ），窒化ガリウム（ＧａＮ），酸化ガリウム（ＧａＯ），又はダイヤモンド（Ｃ）からなることを特徴とする請求項７乃至１２記載のいずれかのワイドギャップ半導体基板の製造装置。 【請求項１４】 プラズマ化したエッチングガスを用い，処理チャンバ内の基台上に載置されたワイドギャップ半導体基板を，デバイスを形成する内側の領域である第１の厚さを有する第１基板領域と，前記第１基板領域の外周を取り囲むように設けられた領域である，１００μｍ以上３５０μｍ以下の第２の厚さを有する第２基板領域とが形成されるように，第１基板領域のみをその前記第１の厚さが１０μｍ以上５０μｍ以下となるようにエッチング処理するワイドギャップ半導体基板の製造方法であって， 前記処理チャンバ内の基台上にワイドギャップ半導体基板を載置するとともに，該ワイドギャップ半導体基板の前記第２基板領域に対応する周縁部のみを，その半径方向に向けた幅が１ｍｍ以上１０ｍｍ以下となるように，カバー部材によってカバーし， エッチングガスを前記処理チャンバ内に供給し，該エッチングガスをプラズマ化し， 前記基台にバイアス電位を与えて，前記ワイドギャップ半導体基板の前記第１基板領域のみをエッチング処理して薄板化するようにしたことを特徴とするワイドギャップ半導体基板の製造方法。 【請求項１５】 前記ワイドギャップ半導体基板と前記カバー部材との間に隙間を形成するようにしたことを特徴とする請求項１４記載のワイドギャップ半導体基板の製造方法。 【請求項１６】 前記ワイドギャップ半導体基板と前記カバー部材との間に，０．５ｍｍ以上３ｍｍ以下の隙間を形成するようにしたことを特徴とする請求項１５記載のワイドギャップ半導体基板の製造方法。 【請求項１７】 前記カバー部材は，石英，酸化アルミニウム，若しくはイットリアから構成されるか，又はこれらの内の一つにメタルコーティングした材料から構成されていることを特徴とする請求項１４乃至１６記載のいずれかのワイドギャップ半導体基板の製造方法。 【請求項１８】 前記エッチングガスは，フッ素系ガスを含むことを特徴とする請求項１４乃至１７記載のいずれかのワイドギャップ半導体基板の製造方法。 【請求項１９】 前記基台に５００Ｗ以上の高周波電力を供給してバイアス電位を与え， 前記処理チャンバ内の圧力を３０Ｐａ以下としたことを特徴とする請求項１４乃至１８記載のいずれかのワイドギャップ半導体基板の製造方法。 【請求項２０】 前記ワイドギャップ半導体基板は，炭化珪素（４Ｈ－ＳｉＣ，６Ｈ－ＳｉＣ，３Ｃ－ＳｉＣ），窒化ガリウム（ＧａＮ），酸化ガリウム（ＧａＯ），又はダイヤモンド（Ｃ）からなることを特徴とする請求項１４乃至１９記載のいずれかのワイドギャップ半導体基板の製造方法。 【請求項２１】 プラズマ化したエッチングガスを用い，処理チャンバ内に配設された基台上に載置されるワイドギャップ半導体基板の，デバイスを形成する領域のみを薄板化するようにエッチング処理するワイドギャップ半導体基板の製造装置であって， 前記ワイドギャップ半導体基板をエッチング処理するときに，前記基台に載置されたワイドギャップ半導体基板の周縁部のみをカバーするカバー部材を有し，該カバー部材によってカバーされていない，前記デバイスを形成する領域のみがエッチング処理によって薄板化されるようにする外周カバー機構と， 前記ワイドギャップ半導体基板のエッチングの深さを検出する深さモニタとを備え， 前記深さモニタは， 前記ワイドギャップ半導体基板のエッチング面及び前記カバー部材に光を照射する光源を含む深さセンサと， 前記エッチング面及び前記カバー部材からそれぞれ反射される反射光に基づいて，前記エッチングの深さを算出する処理部とを備えていることを特徴とするワイドギャップ半導体基板の製造装置。」 （２）本件補正後の特許請求の範囲の請求項１ないし１０（以下，それぞれ「本願発明１」ないし「本願発明１０」という。）は，以下のとおりである。 「【請求項１】 デバイスが形成されるワイドギャップ半導体基板であって， 内側の領域である第１の厚さを有する第１基板領域と， 前記第１基板領域の外周を取り囲むように設けられた領域である，前記第１の厚さよりも厚い第２の厚さを有する第２基板領域とを備え， 前記第１基板領域に前記デバイスが形成され，前記第１の厚さは１０μｍ以上５０μｍ以下であり， 前記第２基板領域は，その前記第２の厚さが１００μｍ以上３５０μｍ以下に形成され，且つその径方向の幅が１ｍｍ以上１０ｍｍ以下に設定されていることを特徴とするワイドギャップ半導体基板。 【請求項２】 前記第２基板領域は，その前記第２の厚さが，前記数値に代えて，１００μｍ以上３００μｍ未満に形成されていることを特徴とする請求項１記載のワイドギャップ半導体基板。 【請求項３】 前記第２基板領域は，その直径が７６ｍｍ以上１５０ｍｍ以下であることを特徴とする請求項１又は２記載のワイドギャップ半導体基板。 【請求項４】 プラズマ化したエッチングガスを用い，処理チャンバ内の基台上に載置されたワイドギャップ半導体基板を，デバイスを形成する内側の領域である第１の厚さを有する第１基板領域と，前記第１基板領域の外周を取り囲むように設けられた領域である，１００μｍ以上３５０μｍ以下の第２の厚さを有する第２基板領域とが形成されるように，第１基板領域のみをその前記第１の厚さが１０μｍ以上５０μｍ以下となるようにエッチング処理するワイドギャップ半導体基板の製造装置であって， 前記ワイドギャップ半導体基板をエッチング処理するときに，前記基台に載置されたワイドギャップ半導体基板の前記第２基板領域に対応する周縁部のみを，その半径方向に向けた幅が１ｍｍ以上１０ｍｍ以下となるようにカバーするカバー部材を有し，該カバー部材によってカバーされていない，前記第１基板領域のみがエッチング処理によって薄板化されるようにする外周カバー機構を備えたことを特徴とするワイドギャップ半導体基板の製造装置。 【請求項５】 前記外周カバー機構は，更に， 前記処理チャンバ内に設けられて，前記カバー部材を支持する支持部材を備え， 前記支持部材は，前記ワイドギャップ半導体基板との間に隙間が形成された状態で前記周縁部のみをカバーするように前記カバー部材を支持することを特徴とする請求項４記載のワイドギャップ半導体基板の製造装置。 【請求項６】 前記支持部材は，前記ワイドギャップ半導体基板との間に，０．５ｍｍ以上３ｍｍ以下の隙間が形成されるように前記カバー部材を支持することを特徴とする請求項５記載のワイドギャップ半導体基板の製造装置。 【請求項７】 プラズマ化したエッチングガスを用い，処理チャンバ内の基台上に載置されたワイドギャップ半導体基板を，デバイスを形成する内側の領域である第１の厚さを有する第１基板領域と，前記第１基板領域の外周を取り囲むように設けられた領域である，１００μｍ以上３５０μｍ以下の第２の厚さを有する第２基板領域とが形成されるように，第１基板領域のみをその前記第１の厚さが１０μｍ以上５０μｍ以下となるようにエッチング処理するワイドギャップ半導体基板の製造方法であって， 前記処理チャンバ内の基台上にワイドギャップ半導体基板を載置するとともに，該ワイドギャップ半導体基板の前記第２基板領域に対応する周縁部のみを，その半径方向に向けた幅が１ｍｍ以上１０ｍｍ以下となるように，カバー部材によってカバーし， エッチングガスを前記処理チャンバ内に供給し，該エッチングガスをプラズマ化し， 前記基台にバイアス電位を与えて，前記ワイドギャップ半導体基板の前記第１基板領域のみをエッチング処理して薄板化するようにしたことを特徴とするワイドギャップ半導体基板の製造方法。 【請求項８】 前記ワイドギャップ半導体基板と前記カバー部材との間に隙間を形成するようにしたことを特徴とする請求項７記載のワイドギャップ半導体基板の製造方法。 【請求項９】 前記ワイドギャップ半導体基板と前記カバー部材との間に，０．５ｍｍ以上３ｍｍ以下の隙間を形成するようにしたことを特徴とする請求項８記載のワイドギャップ半導体基板の製造方法。 【請求項１０】 前記基台に５００Ｗ以上の高周波電力を供給してバイアス電位を与え， 前記処理チャンバ内の圧力を３０Ｐａ以下としたことを特徴とする請求項７乃至９記載のいずれかのワイドギャップ半導体基板の製造方法。」 ２　補正の適否について 本件補正は，本件補正前の請求項４ないし６，１０ないし１３，１７，１８，２０，並びに２１を削除するとともに，これに応じて請求項の番号及び引用関係を補正する補正事項を含むものであるから，請求項の削除及び明りょうでない記載の釈明を目的とするものと認められる。 また，本件補正前の請求項３から「の」を削除する補正は，誤記の訂正を目的とするものと認められる。 そうすると，本件補正は，特許法１７条の２第５項１号，第３号及び第４号に掲げる，請求項の削除，誤記の訂正，及び，明りょうでない記載の釈明を目的とする補正である。 したがって，本件補正は適法になされたものである 。 ３　本願発明 本願の請求項に係る発明は，令和２年７月９日にされた手続補正により補正された特許請求の範囲の請求項１ないし１０に記載された事項により特定されるものであるところ，その請求項１に係る発明（本願発明１）を再掲する。 「【請求項１】 デバイスが形成されるワイドギャップ半導体基板であって， 内側の領域である第１の厚さを有する第１基板領域と， 前記第１基板領域の外周を取り囲むように設けられた領域である，前記第１の厚さよりも厚い第２の厚さを有する第２基板領域とを備え， 前記第１基板領域に前記デバイスが形成され，前記第１の厚さは１０μｍ以上５０μｍ以下であり， 前記第２基板領域は，その前記第２の厚さが１００μｍ以上３５０μｍ以下に形成され，且つその径方向の幅が１ｍｍ以上１０ｍｍ以下に設定されていることを特徴とするワイドギャップ半導体基板。」 第３　原査定の拒絶の理由 原査定の拒絶の理由は，この出願の請求項１～５，７～９，１１，１３～２０に係る発明は，本願の優先権主張の日（以下「優先日」という。）前に日本国内又は外国において，頒布された又は電気通信回線を通じて公衆に利用可能となった下記の引用文献１～５に記載された発明に基づいて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法２９条２項の規定により特許を受けることができない，というものである。 引用文献１．特開２００５－１２３４２５号公報 引用文献２．特開２０１５－２０２９９０号公報 引用文献３．特開２００７－０３５７５６号公報 引用文献４．特開２００７－０７３８４４号公報 引用文献５．特開２００９－２７７７２０号公報 第４　引用文献の記載及び引用発明 １　引用文献１ （１）原査定の拒絶理由で引用された，本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった引用文献である，特開２００５－１２３４２５号公報（原査定で引用された引用文献１。）には，図面とともに以下の事項が記載されている。（下線は当審で付加した。以下同じ。） 「【請求項３ 】 少なくとも片面に凹部を有する半導体基板であって，内側面がテーパーを有していることを特徴とする半導体基板。」 「【技術分野】 【０００１】 本発明は，例えば電力用等の半導体装置の製造方法や，これに用いられる半導体基板，その製造方法に関する。 【背景技術】 【０００２】 縦型半導体装置において，オン抵抗の減少，低損失化のため，基板の薄肉化が図られている。しかしながら，基板厚さを薄くすると，ハンドリング時の割れや，熱処理時の変形が発生する。そのため，素子毎に，素子の導通領域となる部分のみに，サンドブラストにより局所的に凹溝を設け，実質的な基板厚さを２１５μｍまで薄くする技術が提案されている（特許文献１等参照）。 【特許文献１】特開平１０－５０７１８号公報 【発明の開示】 【発明が解決しようとする課題】 【０００３】 近年薄肉化が進み，基板厚さ１００μｍ以下のものが要求されている。このような薄い基板においては，さらなる基板強度の低下や応力変形が発生し，例えば，基板径１５０ｍｍ，基板厚さ１００μｍの均一加工ウエーハでは，基板上の膜応力で反りが４ｍｍ以上発生している。そして，さらに薄肉化が進み，６０μｍとなると，反りは１０ｍｍを越えることが予想される。　このような薄い基板において，素子部のみを薄化する手法は，有効であると考えられる。 【０００４】 一方，従来の薄化方法としては，上述のサンドブラストの他，ドライエッチングが一般的である。これは，マスキングを行い，必要な部分のみを脆化除去或いはエッチングにより除去する手法である。しかしながら，これらの手法によると，除去される厚さの１０％以上の加工ばらつきが発生してしまう。 【０００５】 例えば，基板厚さが６２５μｍで，素子部厚５０μｍまで薄化する場合，除去される厚さは５７５μｍとなり，ばらつきを１０％とすると，実際の素子部厚は，５０±２８．８μｍとなってしまう。電力用等の縦型半導体装置においては，素子部厚が耐圧特性を決めるため，実用上は±３μｍ以内である必要があり，これらの薄化手法では対応できないという問題があった。 【０００６】 ばらつきを抑える手法としては，ポリッシングが挙げられる。これは，図９に上面図を，図１０に断面図を示すように，半導体基板１上で加工径より小さいポリッシングヘッド４を自公転させ，素子部１ｂのみを薄化加工するものであり，加工厚さによらずばらつきを約±２μｍ以下に制御することができる。しかしながら，加工速度が３μｍ／ｍｉｎ以下であり，１枚の加工時間が約２００分と，量産に適さない。また，ポリッシングヘッドが素子部のエッジ部に接触し，基板にクラックやチッピングが発生するという問題があった。」 「【００１３】 図１に，本実施形態における半導体基板の上面図，図2にそのＡ－Ａ’断面を示す。図に示すように，半導体基板（シリコン基板）１は，その周辺部１ａが厚く，中心部の素子部１ｂが薄い凹型であり，内側壁１ｃはテーパーを有している。凹部の形成された面と反対側には，第１の素子領域（表面素子）２が形成されている。 【００１４】 このような半導体基板は以下のように形成される。すなわち，先ず，図３に示すように，第１の素子領域が形成された，例えば６２５μｍ厚の半導体基板を用いて，図４に示すように半導体基板の周辺部にマスキング３を施し，ブラスト装置を用い素子部１ｂを薄化する（一次加工）。このとき，砥粒噴射圧力を制御し，砥粒粒度を均一化することにより，加工厚さばらつきを加工厚さの±５％以内に抑えるとともに，加工により発生する表面の破砕層を５μｍ以下に抑制する。 【００１５】 このようなブラスト加工により，図５に示すように，一次加工厚さを５４２μｍ，すなわち，素子部厚を８３μｍ±２７μｍ（５６～１１０μｍ）とするとともに，約７０°のテーパーを形成する。このとき，破砕層のない正常なシリコン層は，すくなくとも５１～１０５μｍとなる。 【００１６】 次いで，図６に示すように，加工径より小さいポリッシングヘッド４を持つポリッシュ装置を用いて２次加工を行い，素子部の厚さが５０μｍとなるまで薄化する。ブラスト加工のばらつきにより，最大加工量は５５μｍであるが，最小加工量は１μｍであるため，部分的な薄化を行えば良く，そのみかけの加工速度は，従来の２倍程度となる。 【００１７】 そして，このような工程を経て図１のように薄化加工された半導体基板の素子部厚は，５０±２μｍとなり，加工精度が高く，十分実用に適する半導体基板が得られる。 【００１８】 さらに，このようにして得られた半導体基板の素子部（凹部）に，第２の素子領域を形成する。そして，例えば，各素子領域上（各主表面）の電極形成工程，後工程を経て，例えば，一方の電極より半導体基板の各素子領域に形成されたｐｎ接合を通して，相対する他方の電極へ電流を流す電力用の縦型半導体装置等が形成される。 【００１９】 本実施形態において，ブラストにより一次加工を行ったが，エッチングを用いることも可能である。この場合，ドライエッチングが好ましく，例えばエッチングガスをＣＦ4又はＳＦ6とし，ＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）又はＩＣＰ（Ｉｎｄｕｃｔｉｖｉｔｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチングを用いることができる。」 「 」 図２から，第１の素子領域（表面素子）２は，半導体基板１の中心部の素子部１ｂに形成されていることが見てとれる。 （２）上記記載から，引用文献１には，引用文献１の請求項に記載された発明の実施形態である次の発明（以下「引用発明」という。），及び，技術的事項が記載されている。 ア　引用発明 「少なくとも片面に凹部を有する半導体基板（シリコン基板）１であって， 半導体基板（シリコン基板）１は，その周辺部１ａが厚く，中心部の素子部１ｂが薄い凹型であり， 半導体基板１の中心部の素子部１ｂにおいて，凹部の形成された面と反対側には，第１の素子領域（表面素子）２が形成され， 例えば６２５μｍ厚の半導体基板が用いられ， 素子部の厚さが５０μｍとなるまで薄化される， 半導体基板（シリコン基板）１」 イ　技術的事項 （ア）引用文献１に記載された発明は，電力用等の半導体装置に用いられる半導体基板に関するものであること。（段落【０００１】） （イ）縦型半導体装置において，オン抵抗の減少，低損失化のため，基板の薄肉化が図られていること。（段落【０００２】） （ウ）基板厚さを薄くすると，ハンドリング時の割れや，熱処理時の変形が発生すること。（段落【０００２】） （エ）上記（ウ）の課題を解決するために，素子の導通領域となる部分のみに，局所的に凹溝を設ける技術が提案されていること。（段落【０００２】） ２　引用文献２ （１）原査定の拒絶理由で引用された，本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった引用文献である，特開２０１５－２０２９９０号公報（原査定で引用された引用文献２。）には，図面とともに以下の事項が記載されている。 「【背景技術】 【０００２】 電子デバイスとして各種の化合物半導体基板が用いられている。たとえば，単結晶ＳｉＣ（炭化シリコン）は，Ｓｉに比べてバンドギャップが大きく，熱伝導性および化学的安定性に優れ，機械的強度も高く，放射線照射に対して損傷しにくい。これらの特性から，単結晶ＳｉＣは，次世代の半導体デバイス材料として注目を集めている。また，単結晶ＳｉＣは，ＧａＮと格子定数が近いことから，ＧａＮを成長させるための下地基板としても使用することができる。」 （２）したがって，引用文献２には，次の技術的事項が記載されている。 電子デバイスとして各種の化合物半導体基板が用いられており，たとえば，単結晶ＳｉＣ（炭化シリコン）は，Ｓｉに比べてバンドギャップが大きく，熱伝導性および化学的安定性に優れ，機械的強度も高く，放射線照射に対して損傷しにくいことから，次世代の半導体デバイス材料として注目を集めている。 ３　引用文献３ （１）原査定の拒絶理由で引用された，本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった引用文献である，特開２００７－３５７５６号公報（原査定で引用された引用文献３。）には，図面とともに以下の事項が記載されている。 「【０００２】 ＩＣ，ＬＳＩ等のデバイスが表面側に複数形成されたウェーハは，ダイシング装置等を用いて個々のデバイスに分割され，各種電子機器に組み込まれて広く使用されている。そして，電子機器の小型化，軽量化等を図るために，個々のデバイスに分割される前のウェーハは，研削装置のチャックテーブルにて表面側が保持されて裏面が研削され，その厚さが例えば２０μｍ～１００μｍになるように形成される（例えば特許文献１参照）。」 「【０００４】 しかし，研削により薄く形成されたウェーハは剛性がなくなるため，その後の取り扱いや搬送が困難になるという問題がある。例えば，裏面研削後のウェーハを研削装置の保持テーブルから取り外す際やウェーハを個々のデバイスに分割する際において，ウェーハの取り扱いが容易ではない。また，裏面の研削により薄くなったウェーハの裏面に金，銀，チタン等からなる金属膜を数十ｎｍ程の厚さに被覆する場合においても，ウェーハの取り扱いが困難であり，また，工程間におけるウェーハの搬送も困難である。」 「【０００７】 本発明に係るウェーハの加工方法は，複数のデバイスが形成されたデバイス領域とデバイス領域を囲繞する外周余剰領域とが表面に形成されたウェーハの加工方法に関するもので，ウェーハの裏面全面を研削して所定厚さのウェーハを形成する裏面全面研削工程と，裏面全面研削工程後のウェーハの裏面のうちデバイス領域に相当する領域を研削して所定の厚さの凹部を形成し，凹部の外周側にリング状補強部を形成する裏面凹状研削工程とから少なくとも構成されることを特徴とする。」 「【０００９】 裏面全面研削工程における所定の厚さのウェーハは３００μｍ～４００μｍの厚さを有し，凹状研削工程における所定の厚さの凹部は２０μｍ～１００μｍの厚さを有することが望ましいが，これに限定されるものではない。」 （２）したがって，引用文献３には，次の技術的事項が記載されている。 ア　引用文献３に記載された発明は，薄く形成されたウェーハは剛性がなくなるため，ウェーハの取り扱いが困難となることを課題とするものである。（段落【０００４】） イ　ウェーハの裏面全面を研削して所定厚さのウェーハを形成する裏面全面研削工程と，裏面全面研削工程後のウェーハの裏面のうちデバイス領域に相当する領域を研削して所定の厚さの凹部を形成し，凹部の外周側にリング状補強部を形成する裏面凹状研削工程により形成されるウェーハであって，裏面全面研削工程における所定の厚さのウェーハは３００μｍ～４００μｍの厚さを有し，凹状研削工程における所定の厚さの凹部は２０μｍ～１００μｍの厚さを有するウェーハ。（段落【０００７】，【０００９】） ４　引用文献４ （１）原査定の拒絶理由で引用された，本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった引用文献である，特開２００７－７３８４４号公報（原査定で引用された引用文献４。）には，図面とともに以下の事項が記載されている。 「【０００２】 従来から，ＩＣやＬＳＩなどのデバイスが複数形成されたウェーハは，ダイシング装置などの分割装置によって個々のデバイスに分割され，携帯電話やパソコンなどの電気機器に利用される。ここで，電気機器の軽量化および小型化を可能にするために，ウェーハの厚みは，５０μｍ以下，３０μｍ以上と薄く加工されるが，この薄いウェーハは，取り扱いが困難であることから，ウェーハのデバイスが形成されたデバイス領域の裏面のみを薄く研削し，このデバイス領域を囲繞する外周余剰領域にリング状の補強部を残存させ，薄くなったウェーハの取り扱いを容易にしている（特許文献１参照）。」 「【００１３】 研削装置２は，ウェーハを保持するチャックテーブル２０と，チャックテーブル２０に保持されたウェーハに対して研削を施す研削部２１とを備えている。研削部２１は，垂直方向の軸心を有する回転軸２２と，回転軸２２の下端に装着されたホイール２３と，ホイール２３の下面に固着された砥石部２４とを有する。ウェーハＷは，保護部材１側がチャックテーブル２０によって保持され，裏面Ｗｂが露出した状態となる。そして，チャックテーブル２０が回転するとともに，ホイール２３が回転しながら，研削部２１が下降することによって，回転する砥石部２４がウェーハＷの裏面Ｗｂに接触して研削が行われる。このとき，砥石部２４は，ウェーハＷの表面Ｗａに形成されたデバイス領域Ｗ１の裏側に接触させ，その外周側を研削しないようにする。デバイス領域Ｗ１の裏側が所望量研削されると，研削が終了する。このようにして，裏面Ｗｂのうちのデバイス領域Ｗ１に対応する部分のみを研削することによって，図４および図５に示すように，裏面Ｗｂに凹部Ｗ３が形成され，外周余剰領域Ｗ２に対応する部分には，研削前と同じ厚さを有するリング状補強部Ｗ４が残存する。たとえば，リング状補強部Ｗ４の幅は，２～３ｍｍ程度であればよい。また，リング状補強部Ｗ４の厚さは，数百μｍあることが望ましい。一方，デバイス領域Ｗ１の厚さは，３０μｍ程度にまで薄くすることができる。」 （２）したがって，引用文献４には，次の技術的事項が記載されている。 ア　ウェーハの厚みは，５０μｍ以下，３０μｍ以上と薄く加工されるが，この薄いウェーハは，取り扱いが困難であることから，ウェーハのデバイスが形成されたデバイス領域の裏面のみを薄く研削し，このデバイス領域を囲繞する外周余剰領域にリング状の補強部を残存させ，薄くなったウェーハの取り扱いを容易にしている。 イ　裏面Ｗｂに凹部Ｗ３が形成され，外周余剰領域Ｗ２に対応する部分には，研削前と同じ厚さを有するリング状補強部Ｗ４が残存し，たとえば，リング状補強部Ｗ４の幅は，２～３ｍｍ程度であればよく，また，リング状補強部Ｗ４の厚さは，数百μｍあることが望ましく，一方，デバイス領域Ｗ１の厚さは，３０μｍ程度にまで薄くすることができる。 ５　引用文献５ 原査定の拒絶理由で引用された，本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった引用文献である，特開２００９－２７７７２０号公報（原査定で引用された引用文献５。）には，図面とともに以下の事項が記載されている。 「【背景技術】 【０００２】 半導体装置の製造に用いられるエッチング装置や成膜装置において，シャドーリングを用いる場合がある。シャドーリングは，基板の周縁部を覆うように配置されるリング状の部材であり，基板の縁から一定の領域に対してエッチングや成膜が行われないようにする部材である（例えば特許文献１及び２参照）。シャドーリングを用いない場合は，基板の周縁部を研削して膜を除去するなど，製造工程数が増えてしまう。」 第５　対比 １　本願発明１と引用発明を対比する。 （１）本願発明１の「デバイスが形成されるワイドギャップ半導体基板」と引用発明の「半導体基板（シリコン基板）１」とを対比する。 引用発明の「第１の素子領域（表面素子）２」は本願発明１の「デバイス」に相当する。 そして，引用発明の「半導体基板（シリコン基板）１」は，「第１の素子領域（表面素子）２が形成され」るものであるので，引用発明と本願発明１とは，後記の点で相違するものの，「デバイスが形成される半導体基板」である点で一致する。 （２）本願発明１の「内側の領域である第１の厚さを有する第１基板領域」であって，「前記第１基板領域に前記デバイスが形成され，前記第１の厚さは１０μｍ以上５０μｍ以下であ」ることと，引用発明の「中心部の素子部１ｂ」とを対比する。 引用発明の「中心部の素子部１ｂ」は，「半導体基板（シリコン基板）１」「周辺部１ａ」に対して内側の領域であるので，本願発明１の「内側の領域である」「第１基板領域」に相当する。 また，引用発明の「中心部の素子部１ｂ」は「第１の素子領域（表面素子）２」が形成されるものであるので，本願発明１の「前記第１基板領域に前記デバイスが形成され」ることに相当する。 引用発明において，「素子部の厚さが５０μｍとなるまで薄化される」ことから，引用発明の「中心部の素子部１ｂ」の厚さは「５０μｍ」となるものと認められるので，本願発明１の「第１の厚さを有する第１基板領域」の「前記第１の厚さは１０μｍ以上５０μｍ以下であ」る点に相当する。 したがって，本願発明１と引用発明は「内側の領域である第１の厚さを有する第１基板領域」であって，「前記第１基板領域に前記デバイスが形成され，前記第１の厚さは１０μｍ以上５０μｍ以下であ」る点で一致する。 （３）本願発明１の「前記第１基板領域の外周を取り囲むように設けられた領域である，前記第１の厚さよりも厚い第２の厚さを有する第２基板領域」と引用発明の「周辺部１ａ」とを対比する。 引用発明の「周辺部１ａ」は「中心部の素子部１ｂ」を取り囲んでおり，「周辺部１ａが厚く，中心部の素子部１ｂが薄い凹型であ」ることから，「周辺部１ａ」は「中心部の素子部１ｂ」よりも厚みを有するものであるので，本願発明１と引用発明は「前記第１基板領域の外周を取り囲むように設けられた領域である，前記第１の厚さよりも厚い第２の厚さを有する第２基板領域」を備える点で一致する。 ２　以上のことから，本願発明１と引用発明との一致点及び相違点は，次のとおりである。 【一致点】 「デバイスが形成される半導体基板であって， 内側の領域である第１の厚さを有する第１基板領域と， 前記第１基板領域の外周を取り囲むように設けられた領域である，前記第１の厚さよりも厚い第２の厚さを有する第２基板領域とを備え， 前記第１基板領域に前記デバイスが形成され，前記第１の厚さは１０μｍ以上５０μｍ以下である， 半導体基板。」 【相違点１】 本願発明１は「ワイドギャップ半導体基板」であるのに対し，引用発明は「半導体基板（シリコン基板）１」である点。 【相違点２】 本願発明１は「前記第２基板領域は，その前記第２の厚さが１００μｍ以上３５０μｍ以下に形成され」るものであるのに対し，引用発明は「周辺部１ａ」の厚みが「６２５μｍ」である点。 【相違点３】 本願発明１は「前記第２基板領域は」「その径方向の幅が１ｍｍ以上１０ｍｍ以下に設定されている」のに対し，引用発明は「周辺部１ａ」の幅について記載されていない点。 第６　判断 １　相違点１について 上記第４の２（２）のとおり，引用文献２に記載されるように，Ｓｉに比べてバンドギャップが大きい，ＳｉＣ等のワイドギャップ半導体が，次世代の半導体デバイス材料として注目を集めていることは，本願優先日前に既に知られたものである。 そして，引用発明は，「半導体基板（シリコン基板）１」という表記からも明らかなように，「シリコン基板」という特定は，括弧内においてなされているものであって，上記第４の１（２）イのとおり，引用文献１に記載された技術は材料をシリコンに限定しない半導体基板一般に対して適用するものと理解することが当業者において自然であるといえる。このことは，下記に挙げる周知文献１～３に記載されるように，ＳｉＣ等のワイドギャップ半導体基板を用いて縦型トランジスタを作製する場合に，オン抵抗の低減のため，薄くした方が良いことが，本願優先日において当業者にとって技術常識であったことからも明らかである。 そうすると，引用発明において，Ｓｉ基板に替えて，次世代の半導体デバイス材料として注目を集めているＳｉＣ基板を採用しようとすることは，当業者が容易に着想し得るものであるといえ，その際に，ＳｉＣ基板についても，オン抵抗の低減のために，５０μｍ程度に薄くすることは，当業者が容易になし得るものである。 ・周知文献１ 特開２０１４－８２３６１号公報（以下，周知文献１という。）には，以下の記載がある。 「【技術分野】 【０００１】 本発明は，炭化珪素半導体を用いた縦型のパワーＭＯＳ型半導体装置の製造方法に関するものである。 【背景技術】 【０００２】 炭化珪素半導体（以後，単にＳｉＣと略記することもある）を用いて高耐圧パワーＭＯＳ型半導体装置（以降，半導体装置をデバイスと記すことがある。）を作製すると，シリコン半導体（以後，単にＳｉと略記することもある）製パワーＭＯＳ型デバイスに比べて，オン抵抗を大幅に低減できる可能性がある。たとえば，耐圧１～１．２ｋＶ級のＳｉＣ製ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）の場合，５ｍΩｃｍ2以下のオン抵抗が得られている。このオン抵抗は，同じ耐圧クラスのＳｉ製ＭＯＳＦＥＴやＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）に比較すると，その半分以下である。今後，製造コスト面の改善，プロセス技術の向上およびその他の性能向上などが進めば，インバーター部品としてＳｉ製ＩＧＢＴの大半を置き換える可能性も考えられる。 【０００３】 ＳｉＣを用いることでオン抵抗をＳｉに比べて大幅に低減できる理由は，ＳｉＣが高い絶縁破壊電界を有するので，同じ耐圧を実現するために耐圧層（高抵抗ドリフト層）をＳｉに比べて薄くできること，さらに，耐圧層の不純物ドーピング量を高くすることができるので，耐圧層の抵抗をＳｉに比べて２桁以上低減できることなどのためである。」 「【００２０】 そのようなＲＢ－ＭＯＳＦＥＴの一例を図２，図３の断面図および平面図に示す。このＲＢ－ＭＯＳＦＥＴにおいても，前述の縦型ＳｉＣ製ＭＯＳＦＥＴの製造方法と同じようにｎ+基板１上にｎ-エピタキシャル層２を成長させ，そのｎ-エピタキシャル層２周辺の半導体非形成領域の表面にレーザー照射により識別用刻印３（ナンバリング）を形成する（図２）。その後，同表面の内側のウェハ中央部の半導体形成領域に所要のＭＯＳゲート構造１２（図３）を作りこむ。次にＲＢ－ＭＯＳＦＥＴ特有のプロセスとして，逆方向耐圧を持たせるためにＭＯＳゲート構造１２を作りこんだ面（表面とする）とは反対側の面（裏面とする）から研削などの手法によりｎ+基板１をすべて研削により除去しｎ-エピタキシャル層２を露出させ，この露出面にショットキーバリア金属からなるドレイン電極１１を接触させてショットキー接合を形成して逆阻止機能を有効にする必要がある。通常のＳｉＣ製ＭＯＳＦＥＴでは裏面ショットキー接合は不要なので，ｎ+基板１をすべて除去することなく，ｎ+基板１の裏面にオーミック性のドレイン電極を形成する。最終ＳｉＣウェハ２０の厚さｔはＲＢ－ＭＯＳＦＥＴの場合には耐圧とｎ-エピタキシャル層２の不純物濃度により決まるが，ＳｉＣはＳｉに比べて絶縁破壊電界が１０倍近く高いため，ＳｉＣ基板では，Ｓｉに比べて約１０分の１程度まで基板を薄くする必要がある。例えば，１２００Ｖ耐圧クラスでは１５～２０μｍの最終的なウェハ厚となる。３３００Ｖ耐圧クラスでは約３０μｍとなる。」 ・周知文献２ 特開２０１７－１０５６９７号公報（以下，周知文献２という。）には，以下の記載がある。 「【技術分野】 【０００１】 本発明は，主として，ＳｉＣウエハに薄化工程を行って薄型のＳｉＣウエハを製造する方法及び薄型のＳｉＣウエハに関する。 【背景技術】 【０００２】 近年では，半導体デバイスの小型化及びオン抵抗の低減等を目的として，薄型のＳｉＣウエハが求められている。特許文献１，２，及び，非特許文献１は，ＳｉＣウエハを薄くするための処理について記載されている。例えば非特許文献１には，ダイヤモンドホイール等を用いてＳｉＣウエハを機械的に研削して，ＳｉＣウエハを薄くすることが記載されている。」 「【００６２】 その後，刻印４１が形成されたＳｉＣウエハ４０を坩堝３０に収容し，高温真空炉１０を用いてＳｉＣウエハ４０に対してＳｉ蒸気圧エッチングを行う（薄化工程）。この薄化工程では，ＳｉＣウエハ４０の厚みが１００μｍ以下（好ましくは７０μｍ以下）になるまでＳｉ蒸気圧エッチングを行い，機械的な研削による薄化工程を行わない（言い換えれば，厚さを調整するための機械的な研削が行われていないＳｉＣウエハ４０に対してＳｉ蒸気圧エッチングを行う）。厚みについて詳細に説明すると，ＳｉＣウエハ４０の厚みにはバラツキが存在するが，平均の厚みが１００μｍ以下等という意味である。また，ＳｉＣウエハ４０の一部のみを厚く残す場合は，ＳｉＣウエハ４０の中央部（即ちエピタキシャル層が形成されたり半導体デバイスが形成されたりする部分）における厚みが１００μｍ以下等という意味である。なお，表面に溝が形成されることで，半導体デバイスのチップサイズ等に分割されたＳｉＣウエハ４０の場合は，溝が形成されている部分ではなく，それ以外の部分（エピタキシャル層が形成されたり半導体デバイスが形成されたりする部分）の厚みを示す。」 ・周知文献３ 特開２０１４－２２９８４２号公報（以下，周知文献３という。）には，以下の記載がある。 「【背景技術】 【０００２】 炭化珪素（ＳｉＣ）を半導体材料に用いた半導体素子は，シリコン（Ｓｉ）を半導体材料に用いた半導体素子の次世代の半導体素子として期待されている。その理由は，ＳｉＣ半導体素子がＳｉ半導体素子と比較して，オン状態における素子の抵抗を数百分の１に低減可能であること，より高温（例えば２００℃以上）の環境下で使用可能であることなど，様々な利点があるからである。これらの利点は，ＳｉＣのバンドギャップがＳｉに対して３倍程度大きく，ＳｉＣの絶縁破壊電界強度がＳｉよりも１桁近く大きいというＳｉＣ自体の特長により得られるものである。」 「【発明の概要】 【発明が解決しようとする課題】 【０００５】 しかしながら，発明者が鋭意研究を重ねた結果，新たに次のことが判明した。上記非特許文献１のようにＳｉＣ基板の薄化によって低抵抗化を図る場合，ＳｉＣ基板の研削後の裏面にニッケル（Ｎｉ）膜を形成し，このＮｉ膜をシリサイド化（化学反応）することにより裏面電極となるＮｉシリサイド合金電極を形成する。このとき，裏面電極を可能な限り薄くすることによって，ＳｉＣ基板と裏面電極とのコンタクト抵抗が低減されるとともに，Ｎｉ膜のシリサイド化の副生成物であるカーボン（Ｃ）の析出量が抑えられ，裏面電極が剥離しにくくなる。」 ２　相違点２について 引用発明において，周辺部１ａの厚みをどの程度とするかは，所望の剛性や強度に応じて，当業者が適宜設定すべきものである。 また，例えば，上記第４の３（２）のとおり，引用文献３には，「凹部の外周側にリング状補強部を形成する裏面凹状研削工程により形成されるウェーハであって，裏面全面研削工程における所定の厚さのウェーハは３００μｍ～４００μｍの厚さを有し」との事項が記載されており，周縁部の厚みを３００μｍ～４００μｍ程度とすることは，本願の優先日前に知られたことである。 一方，本願の明細書及び図面を精査しても，本願発明１において「前記第２基板領域は，その前記第２の厚さが１００μｍ以上３５０μｍ以下に形成され」たことにより格別の効果が生じているとは認められないから，「１００μｍ以上３５０μｍ以下」という数値範囲に臨界的意義は認められない。 したがって，引用発明において，「周辺部１ａ」の厚みを「１００μｍ以上３５０μｍ以下」とすることは，引用文献３に記載された技術的事項を勘案すれば，当業者にとって特段の困難性はなく，かつ，「１００μｍ以上３５０μｍ以下」という数値範囲に臨界的意義は認められないから，引用発明において，本願発明１のように「前記第２基板領域は，その前記第２の厚さが１００μｍ以上３５０μｍ以下に形成され」ものとすることは，当業者が容易になし得たことである。 よって，相違点２は当業者が容易になし得た範囲に含まれる程度のものである。 ３　相違点３について デバイスの形成されない周辺部１ａの幅を広げると，１枚のウェーハからとれる半導体素子素子の数が減り，狭すぎるとウェーハの強度や剛性が小さくなることは，引用文献１に接した当業者であれば直ちに察知し得たことであり，引用発明において，周辺部１ａの幅をどの程度とするかは，これらの事項を勘案して，当業者が適宜設定すべきものである。 また，例えば，上記第４の４（２）のとおり，引用文献４には，「リング状補強部Ｗ４の幅は，２～３ｍｍ程度であればよく」との事項が記載されており，周縁部の幅を２～３ｍｍ程度とすることは，本願の優先日前に知られたことである。 一方，本願の明細書及び図面を精査しても，本願発明１において「前記第２基板領域は」「その径方向の幅が１ｍｍ以上１０ｍｍ以下に設定されている」ことにより格別の効果が生じているとは認められないから，「１ｍｍ以上１０ｍｍ以下」という数値範囲に臨界的意義は認められない。 したがって，引用発明において，「周辺部１ａ」の幅を「１ｍｍ以上１０ｍｍ以下」とすることは，引用文献４に記載された技術的事項を勘案すれば，当業者にとって特段の困難性はなく，かつ，「１ｍｍ以上１０ｍｍ以下」という数値範囲に臨界的意義は認められないから，引用発明において，本願発明のように「前記第２基板領域は」「その径方向の幅が１ｍｍ以上１０ｍｍ以下に設定されている」ものとすることは，当業者が容易になし得たことである。 よって，相違点３は当業者が容易になし得た範囲に含まれる程度のものである。 ４　効果について これらの相違点を総合的に勘案しても，本願発明１の奏する作用効果は，引用発明及び引用文献２～４並びに周知文献１～３に記載された技術の奏する作用効果から予測される範囲内のものにすぎず，格別顕著なものということはできない。 第７　むすび 以上のとおり，本願発明１は，引用文献１に記載された発明並びに引用文献２～４及び周知文献１～３に記載された技術的事項に基づいて，その優先日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法２９条２項の規定により特許を受けることができない。 したがって，他の請求項に係る発明について検討するまでもなく，本願は拒絶すべきものである。 よって，結論のとおり審決する。