2020-008993

第２　原査定の概要

原査定（令和２年４月２日付け拒絶査定）の概要は，本願の請求項１～８に係る発明は，令和２年１月１７日付け拒絶理由通知書（最後）に記載したとおり，本願出願前に日本国内又は外国において，頒布された又は電気通信回線を通じて公衆に利用可能となった以下の引用例１に記載された発明及び引用例２～８に記載された技術的事項に基づいて，その発明の属する技術の分野における通常の知識を有する者（以下，「当業者」という。）が容易に発明をすることができたものであるから，特許法２９条２項の規定により特許を受けることができない，というものである。

引用例一覧

１．国際公開第２０１６／０１３４７１号

２．特開２０１１－１９９１４１号公報

３．特開２０１６－４６２８８号公報

４．特開２０１６－１８１６７３号公報

５．特開２０１６－２５３２４号公報

６．特開２０１５－７２９９９号公報

７．国際公開第２０１６／１８１９０３号

８．国際公開第２０１０／１１０２４６号

第３　本願発明

本願の請求項１～６に係る発明（以下，それぞれ「本願発明１」～「本願発明６」という。）は，令和２年６月２９日提出の手続補正書により補正された特許請求の範囲の請求項１～６に記載された事項により特定される発明であり，そのうちの本願発明１は以下のとおりの発明である。

「第１導電型の半導体基板と，

前記半導体基板のおもて面に設けられた，前記半導体基板より低不純物濃度の第１導電型の第１半導体層と，

前記第１半導体層の，前記半導体基板側に対して反対側の表面層に選択的に設けられた第２導電型の第２半導体層と，

前記第１半導体層および前記第２半導体層の，前記半導体基板側に対して反対側の表面層に設けられた，前記第２半導体層より低不純物濃度の第２導電型の第３半導体層と，

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前記第３半導体層の，前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１半導体領域と，

前記第３半導体層を貫通して前記第１半導体層に達する第１導電型の第２半導体領域と，

前記第３半導体層の，前記半導体基板側に対して反対側の表面層に選択的に設けられた，前記第３半導体層より高不純物濃度の第２導電型の第３半導体領域と，

前記第１半導体領域と前記第２半導体領域とに挟まれた前記第３半導体層の表面上の少なくとも一部にゲート絶縁膜を介して設けられたゲート電極と，

前記第１半導体領域と前記第３半導体領域の表面に設けられた第１電極と，

前記半導体基板の裏面に設けられた第２電極と，

を備え，

前記第３半導体層の不純物濃度は１×１０15～１×１０18／ｃｍ3であり，

前記第１電極から前記第３半導体領域，前記第２半導体層，前記第１半導体層および前記半導体基板を経由して前記第２電極に至る内蔵ＰＮダイオードの順方向電圧よりも高いしきい値電圧を有し，

前記順方向電圧は３Ｖを超えて５Ｖ以下であり，前記しきい値電圧は，前記順方向電圧よりも高くかつ３Ｖ～８Ｖであり，

前記しきい値電圧は，前記順方向電圧よりも１．５～２倍高いことを特徴とする半導体装置。」

本願発明２～４は，本願発明１を減縮した発明である。また，本願発明５は本願発明１に対応する製造方法の発明であり，本願発明６は本願発明５を減縮した発明である。

第４　引用例の記載と引用発明

１．引用例１について

（１）引用例１の記載

原査定の拒絶の理由に引用された引用例１（国際公開第２０１６／０１３４７１号）には，図１とともに次の記載がある。

「[0025] （実施の形態１）

・実施の形態１にかかる半導体装置の一例

図１は，本発明の実施の形態１にかかる半導体装置の一例を示す断面図である。図１に示すように，実施の形態１にかかる半導体装置１００は，活性領域１０１及び耐圧構造部１０２を有する。耐圧構造部１０２は，活性領域１０１を囲むように配置されていてもよい。半導体装置１００は，炭化珪素でできたｎ+半導体基板１及びｎ半導体層２を備えている。

[0026] 　ｎ+半導体基板１は，例えば炭化珪素に窒素原子（Ｎ）が，２×１０18／ｃｍ3程度の不純物濃度でドーピングされた炭化珪素単結晶基板であってもよい。ｎ+半導体基板１は，例えばドレイン領域となる。ｎ+半導体基板１の第１主面は，例えば（０００－１）面であってもよい。ｎ+半導体基板１の第１主面は，例えば（０００－１）面に対して，平行な面であってもよいし，あるいは１０度以内の角度で傾いた面であってもよい。ｎ+半導体基板１の第１主面は，例えば＜１１－２０＞方向に４度程度のオフ角を有する（０００－１）面であってもよい。本実施の形態の説明において，ｎ+半導体基板１のおもて面は第１主面であり，裏面は第２主面であるとする。

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[0027] 　ｎ半導体層２は，ｎ+半導体基板１の第１主面上に設けられている。ｎ半導体層２の不純物濃度は，ｎ+半導体基板１よりも低い。ｎ半導体層２は，例えば炭化珪素に窒素原子が１×１０16／ｃｍ3程度の不純物濃度でドーピングされた半導体層であってもよい。ｎ半導体層２は，例えばｎ型のドリフト層となる。ｎ半導体層２の厚さは，例えば１０μｍ程度であってもよい。ｎ半導体層２は，エピタキシャル成長法によってｎ+半導体基板１の上に積層されてもよい。

[0028] 　活性領域１０１の構造について説明する。活性領域１０１において，ｎ+半導体基板１の第１主面側には，半導体装置１００のＭＯＳ構造，すなわち素子構造が形成されている。なお，図１に示す例では，活性領域１０１にＭＯＳ構造が１つだけ示されているが，複数のＭＯＳ構造が並列に設けられていてもよい。

[0029] 　半導体装置１００は，ＭＯＳ構造として，例えばｐ+半導体領域３，ｐベース領域４，ｎ+ソース領域６，ｐ+コンタクト領域７，ソース電極１３，ゲート絶縁膜９及びゲート電極１０を備えている。活性領域１０１において，ｎ+半導体基板１の第２主面側には，例えばドレイン電極１２となる裏面電極，及びドレイン電極パッド１６となる裏面電極パッドが設けられている。

[0030] 　ｐ+半導体領域３は，ｎ半導体層２の表面領域の一部に設けられている。ｐ+半導体領域３は，例えばｎ半導体層２の表面領域の別の一部を挟むように設けられていてもよい。ｐ+半導体領域３は，例えば炭化珪素にアルミニウム原子が３×１０18／ｃｍ3程度の不純物濃度でドーピングされた半導体領域であってもよい。ｐ+半導体領域３の幅は，例えば１３μｍ程度であってもよい。ｐ+半導体領域３の深さは，例えば０．５μｍ程度であってもよい。隣り合うｐ+半導体領域３とｐ+半導体領域３との間の領域は，ｎ半導体層２の領域である。隣り合うｐ+半導体領域３とｐ+半導体領域３との間の距離は，例えば２μｍ程度であってもよい。

[0031] 　ｐベース領域４は，ｐ+半導体領域３の表面上に設けられている。ｐベース領域４の不純物濃度は，ｐ+半導体領域３よりも低い。ｐベース領域４は，例えば炭化珪素にアルミニウム原子が８×１０15／ｃｍ3程度の不純物濃度でドーピングされた半導体領域であってもよい。ｐベース領域４の厚さは，例えば０．５μｍ程度であってもよい。ｐベース領域４は，エピタキシャル成長法によってｎ半導体層２の上に積層されたｐ半導体層をパターニングすることによって形成されてもよい。

[0032] 　ｎウェル領域８は，ｎ半導体層２の，隣り合うｐ+半導体領域３とｐ+半導体領域３との間の領域の表面上に，設けられている。ｎウェル領域８は，ｐベース領域４に接して設けられている。ｎウェル領域８の不純物濃度は，ｎ+半導体基板１よりも低い。ｎウェル領域８の不純物濃度は，例えば２×１０16／ｃｍ3程度であってもよい。ｎウェル領域８は，例えば上述したようにエピタキシャル成長法によってｎ半導体層２の上に積層されたｐ半導体層の一部の導電型を，リン原子のイオン注入及び熱処理によって反転させた領域であってもよい。ｎウェル領域８中の一部のシリコン原子（Ｓｉ）は，イオン注入されたリン原子で置換されている。ｎウェル領域８は，例えばｎ半導体層２とともにｎ型のドリフト領域となる。ｎウェル領域８の深さは，例えば０．６μｍ程度であってもよい。ｎウェル領域８の幅は，例えば２μｍ程度であってもよい。

[0033] 　ｎ+ソース領域６は，ｐ+半導体領域３の上のｐベース領域４の表面領域に設けられている。ｎ+ソース領域６は，ｎウェル領域８から離れて設けられている。ｎ+ソース領域６の不純物濃度は，ｎウェル領域８よりも高い。

[0034] 　ｐ+コンタクト領域７は，ｐベース領域４を挟んでｎウェル領域８の反対側，すなわちｎウェル領域８から離れて耐圧構造部１０２側に設けられている。ｐ+コンタクト領域７は，ｎ+ソース領域６に接する。ｐ+コンタクト領域７は，例えば上述したようにｎ半導体層２の上のｐベース領域４となるｐ半導体層を貫通して，ｐ+半導体領域３に接する。ｐ+コンタクト領域７の不純物濃度は，ｐベース領域４よりも高い。

[0035] 　ゲート絶縁膜９は，ｐベース領域４の，ｎウェル領域８とｎ+ソース領域６とに挟まれた領域の表面上に設けられている。ゲート絶縁膜９は，例えばｎウェル領域８を挟んで隣り合う一方のｐベース領域４の表面上から，ｎウェル領域８の表面上を経て，他方のｐベース領域４の表面上まで伸びていてもよい。ゲート絶縁膜９は，例えば耐圧構造部１０２まで伸びていてもよい。ゲート絶縁膜９は，例えば酸化膜であってもよい。ゲート絶縁膜９の厚さは，例えば１００ｎｍ程度であってもよい。

[0036] 　ゲート電極１０は，ゲート絶縁膜９の表面上に設けられている。ゲート電極１０は，例えばｎウェル領域８を挟んで隣り合う一方のｐベース領域４の上から，ｎウェル領域８の上を経て，他方のｐベース領域４の上まで伸びていてもよい。ゲート電極１０は，導電性の材料でできていてもよい。ゲート電極１０は，例えばリン原子がドーピングされた多結晶シリコンでできていてもよい。ゲート電極１０は，例えば図１には現れていない領域においてゲートパッドに電気的に接続されていてもよい。

[0037] 　ゲート電極１０は，層間絶縁膜１１によって覆われている。層間絶縁膜１１は，耐圧構造部１０２まで伸びており，ゲート電極１０が設けられている側の全面に設けられている。層間絶縁膜１１は，多層構造になっており，例えば下層に酸化珪素膜１１ａを有し，上層に窒化珪素膜１１ｂを有していてもよい。酸化珪素膜１１ａは，例えばノンドープの珪酸ガラス（ＮＳＧ：Ｎｏｎｄｏｐｅｄ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）でできていてもよいし，リンガラス（ＰＳＧ：Ｐｈｏｓｐｈｏ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）でできていてもよい。酸化珪素膜１１ａの厚さは，例えば０．５μｍ程度であってもよい。窒化珪素膜１１ｂの厚さは，例えば３μｍ以下であるのが好ましい。窒化珪素膜１１ｂの厚さは，例えば０．５μｍ程度であってもよい。

[0038] 　ソース電極１３は，例えば活性領域１０１及び耐圧構造部１０２に設けられた層間絶縁膜１１，並びに活性領域１０１及び耐圧構造部１０２に設けられたゲート絶縁膜９を貫通するコンタクトホール内に設けられている。ソース電極１３は，ｎ+ソース領域６及びｐ+コンタクト領域７に接する。ソース電極１３は，ｎ+ソース領域６及びｐ+コンタクト領域７に電気的に接続されている。ソース電極１３は，層間絶縁膜１１によって，ゲート電極１０から絶縁されている。

[0039] 　半導体装置１００は，ソース電極パッド１４を有していてもよい。ソース電極パッド１４は，ソース電極１３及び活性部１０１における層間絶縁膜１１を覆うように設けられている。ソース電極パッド１４は，ソース電極１３に接する。ソース電極パッド１４は，ソース電極１３に電気的に接続されている。ソース電極パッド１４の，層間絶縁膜１１の上の部分の厚さは，例えば５μｍであってもよい。ソース電極パッド１４は，例えばアルミニウム（Ａｌ）でできていてもよい。

[0040] 　ドレイン電極１２は，ｎ+半導体基板１の第２主面上に設けられている。ドレイン電極１２は，導電性の膜，例えば金属膜でできていてもよい。ドレイン電極１２は，例えばニッケル（Ｎｉ）でできていてもよい。ドレイン電極１２は，ｎ+半導体基板１にオーミック接合している。

[0041] 　ドレイン電極パッド１６は，ドレイン電極１２の表面上に設けられている。ドレイン電極パッド１６は，導電性の膜，例えば金属膜でできていてもよい。ドレイン電極パッド１６は，例えばチタン（Ｔｉ），ニッケル及び金（Ａｕ）がドレイン電極１２側から順に積層されてできていてもよい。ドレイン電極パッド１６は，ドレイン電極１２に電気的に接続されている。」

引用例１の図１として，以下の図面が示されている。

（２）摘記の整理

以上によれば，引用例１には次の事項が記載されているものと理解できる。

ア　炭化珪素でできたｎ+半導体基板１及びｎ半導体層２を備え，ＭＯＳ構造として，ｐ+半導体領域３，ｐベース領域４，ｎ+ソース領域６，ｐ+コンタクト領域７，ソース電極１３，ゲート絶縁膜９及びゲート電極１０を備えた半導体装置１００。（段落００２５，００２９）

イ　ｎ半導体層２がｎ+半導体基板１の第１主面上に設けられていること。ｎ半導体層２の不純物濃度は，ｎ+半導体基板１よりも低いこと。（段落００２７）

ウ　ｐ+半導体領域３は，ｎ半導体層２の表面領域の一部に設けられていること。（段落００３０）

エ　ｐベース領域４は，ｐ+半導体領域３の表面上に設けられていること。ｐベース領域４の不純物濃度は，ｐ+半導体領域３よりも低いこと。ｐベース領域４は，エピタキシャル成長法によってｎ半導体層２の上に積層されたｐ半導体層をパターニングすることによって形成されてもよいこと。（段落００３１）

オ　ｐベース領域４は，炭化珪素にアルミニウム原子が８×１０15／ｃｍ3程度の不純物濃度でドーピングされた半導体領域であること（段落００３１）

カ　ｎウェル領域８は，ｐベース領域４に接して設けられ，エピタキシャル成長法によってｎ半導体層２の上に積層されたｐ半導体層の一部の導電型を，リン原子のイオン注入及び熱処理によって反転させた領域であり，ｎ半導体層２とともにｎ型のドリフト領域となること。（段落００３２）

キ　ｎ+ソース領域６は，ｐ+半導体領域３の上のｐベース領域４の表面領域に設けられていること。（段落００３３）

ク　ｐ+コンタクト領域７は，ｎ半導体層２の上のｐベース領域４となるｐ半導体層を貫通して，ｐ+半導体領域３に接すること。ｐ+コンタクト領域７の不純物濃度は，ｐベース領域４よりも高いこと。（段落００３４）

ケ　ゲート絶縁膜９は，ｐベース領域４の，ｎウェル領域８とｎ+ソース領域６とに挟まれた領域の表面上に設けられていること。（段落００３５）

コ　ゲート電極１０は，ゲート絶縁膜９の表面上に設けられていること。（段落００３６）

サ　ソース電極１３は，ｎ+ソース領域６及びｐ+コンタクト領域７に接すること。（段落００３８）

シ　ドレイン電極１２は，ｎ+半導体基板１の第２主面上に設けられていること。（段落００４０）

（３）引用発明１

以上のア～シによれば，引用例１には次の発明（以下「引用発明１」という。）が記載されているものと認められる。

「炭化珪素でできたｎ+半導体基板１と，

前記ｎ+半導体基板１の第１主面上に設けられ，ｎ+半導体基板１よりも不純物濃度が低いｎ半導体層２と，

前記ｎ半導体層２の表面領域の一部に設けられたｐ+半導体領域３と，

前記ｐ+半導体領域３の表面上に設けられ，前記ｐ+半導体領域３よりも不純物濃度が低く，エピタキシャル成長法によって前記ｎ半導体層２の上に積層されたｐ半導体層をパターニングすることによって形成されたｐベース領域４と，

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前記ｐ+半導体領域３の上の前記ｐベース領域４の表面領域に設けられているｎ+ソース領域６と，

前記ｐベース領域４に接して設けられ，エピタキシャル成長法によって前記ｎ半導体層２の上に積層されたｐ半導体層の一部の導電型をリン原子のイオン注入及び熱処理によって反転させた領域であり，前記ｎ半導体層２とともにｎ型のドリフト領域となるｎウェル領域８と，

前記ｎ半導体層２の上の前記ｐベース領域４となるｐ半導体層を貫通して前記ｐ+半導体領域３に接し，前記ｐベース領域４よりも不純物濃度が高いｐ+コンタクト領域７と，

前記ｐベース領域４の，前記ｎウェル領域８と前記ｎ+ソース領域６とに挟まれた領域の表面上に設けられたゲート絶縁膜９と，

前記ゲート絶縁膜９の表面上に設けられたゲート電極１０と，

前記ｎ+ソース領域６及び前記ｐ+コンタクト領域７に接するソース電極１３と，

前記ｎ+半導体基板１の第２主面上に設けられたドレイン電極１２と

を備え，

前記ｐベース領域４は，アルミニウム原子が８×１０15／ｃｍ3程度の不純物濃度でドーピングされている，

半導体装置１００。」

２．引用例２～５について

（１）引用例２の記載

原査定の拒絶の理由に引用された引用例２（特開２０１１－１９９１４１号公報）には，次の記載がある。

「【００１９】

なお，ダイオード１２で発生したリーク電流は，ダイオード１３を介してドレイン電極９へと流れる。ダイオード１３における順方向電圧降下は，炭化珪素の場合３Ｖ程度以下であり，ダイオード１２の逆方向電圧よりも小さいので上記動作には影響を与えない。また，基体の材料がシリコンの場合であっても，ダイオード１３の順方向電圧降下は０．６Ｖ程度であり同様に上記動作には影響を与えない。」

（２）引用例３の記載

原査定の拒絶の理由に引用された引用例３（特開２０１６－４６２８８号公報）には，次の記載がある。

「【００１７】

一方で，特許文献２に開示されている回路の寄生インダクタンスを減らして，ＳｉＣ－ＭＯＳＦＥＴのボディダイオードへの通電を抑制しようとしても，転流ダイオードの内部抵抗と通電電流の瞬時値の積がＳｉＣ－ＭＯＳＦＥＴのボディダイオードの閾値電圧２．５Ｖ～３．０Ｖを超えた場合にはボディダイオードへの通電が生じ，デバイスが劣化する問題がある。特に２ｋＶを超えるような高電圧回路用の転流ダイオードを用いた場合は，高耐圧化のためにダイオードの構造上，内部抵抗が高くなることから，ＳｉＣ－ＭＯＳＦＥＴのターンオフの際に生じるサージ状の瞬間的な逆方向の電流が転流ダイオードに通電されたときに，ＳｉＣ－ＭＯＳＦＥＴのボディダイオードの閾値電圧を超えて通電することが問題となる。」

（３）引用例４の記載

原査定の拒絶の理由に引用された引用例４（特開２０１６－１８１６７３号公報）には，次の記載がある。

「【０００５】

ＳｉＣＭＯＳＦＥＴの誤動作を起こさないためには，動作温度（例えば２００℃）に於いて，少なくとも３Ｖ以上の閾値が必要であり，５Ｖ以上が望ましい。そういった中，窒素やリンの終端では，１Ｖ程度に落ちてしまうのが現状である。」

（４）引用例５の記載

原査定の拒絶の理由に引用された引用例５（特開２０１６－２５３２４号公報）には，次の記載がある。

「【００４５】

このようにして形成された半導体装置１００は，例えばトランジスタの特性として，室温における閾値電圧は約４Ｖ程度であり，設計により１～１０Ｖ程度の閾値電圧は容易に実現できる。使いやすさの観点からは，室温における閾値電圧は２～８Ｖが望ましい。この閾値電圧の制御は，例えば第２炭化珪素半導体層７の濃度もしくは膜厚の制御により任意に設定することができる。第２炭化珪素半導体層７の濃度が高い場合や膜厚が厚い場合には低い閾値電圧のトランジスタが，反対に上記第２炭化珪素半導体層７の濃度が低い場合や膜厚が薄い場合には高い閾値電圧のトランジスタが得られる。」

（５）引用例２～５のまとめ

上記（１）～（４）から，次の事項が当業者に周知の事項であるといえる。

ア　上記引用例２，３の記載から，ＳｉＣにおけるｐｎダイオードの順方向電圧が２．５～３．０Ｖであることは周知であるといえる。

イ　上記引用例４，５の記載から，室温でのしきい値が２～８Ｖ，動作温度２００℃でのしきい値が３Ｖ以上のＳｉＣ－ＭＯＳＦＥＴは周知であるといえる。

３．引用例６～８について

（１）引用例６の記載

原査定の拒絶の理由に引用された引用例６（特開２０１５－７２９９９号公報）には，次の記載がある。

「【００２０】

また，ｐ型ベース領域４およびｎ+型ソース領域５を貫通してｎ型電流分散層３の厚みの途中位置に達するように，例えば幅が０．８～１．２μｍ，ｎ+型ソース領域５の表面からの深さが１．７～２．１μｍのトレンチ７が形成されている。ここでは，トレンチ７の幅を０．８μｍ，深さを１．９μｍとしており，例えば隣り合うトレンチ７の間の間隔（ピッチ）を４．０μｍとしている。このトレンチ７の側面と接するように上述したｐ型ベース領域４およびｎ+型ソース領域５が配置されている。

【００２１】

さらに，トレンチ７の内壁面はゲート酸化膜８にて覆われている。ゲート酸化膜８の厚みは，例えば６０～８０ｎｍとされ，ここでは７５ｎｍとしている。また，トレンチ７は，ゲート酸化膜８の表面に形成されたゲート電極８によって埋め尽くされている。ゲート電極８は，不純物をドープしたＰｏｌｙ－Ｓｉによって構成されている。」

（２）引用例７の記載

原査定の拒絶の理由に引用された引用例７（国際公開第２０１６／１８１９０３号）には，次の記載がある。

「[0067] 　以上のように，本実施形態に関する炭化珪素半導体装置では，ゲート電極７にｐ型不純物であるボロンを導入しているため，通常のｎ型不純物である燐をドープしたｎ型ゲート電極を有する縦型ＭＯＳＦＥＴよりもＶｔｈが高くなる。Ｖｔｈを上げるためにウェル領域４のｐ型不純物濃度を高くはしていないので，オン抵抗が増大することがない。

[0113] 　この熱処理中に，非晶質シリコン膜７２中のボロンが不純物を含まない非晶質シリコン膜７１中に拡散して，ボロンの濃度が膜中で均一な多結晶シリコン膜となる。多結晶シリコン膜のボロンの濃度は，１×１０１９／ｃｍ３程度以上１×１０２１／ｃｍ３程度以上の範囲であることが望ましい。本実施形態では，多結晶シリコン膜のボロンの濃度は２×１０２０／ｃｍ３程度とする。ボロン濃度は，ボロンを含む非晶質シリコン膜７２の堆積中にＢＣｌ３の流量を調整することで変えることができる。」

（３）引用例８の記載

原査定の拒絶の理由に引用された引用例８（国際公開第２０１０／１１０２４６号）には，次の記載がある。

「[0047] 　そして，半導体装置１では，ゲート電極１７がＰ型ポリシリコンからなる。Ｎ型ポリシリコンの仕事関数は，約４．１ｅＶである。これに対し，Ｐ型ポリシリコンの仕事関数は，約５．１ｅＶである。そのため，ゲート電極１７の材料にＰ型ポリシリコンを採用することにより，Ｎ型ポリシリコンを採用した構成と比較して，ＶＤＭＯＳＦＥＴの閾値電圧を約１Ｖ上げることができる。その結果，ＭＩＳＦＥＴがオフの状態でソース電極３とドレイン電極との間を流れるドレインリーク電流を低減することができる。」

第５　対比・判断

１．本願発明１について

（１）本願発明１と引用発明１の対比

本願発明１と引用発明１を比較する。

ア　引用発明１における「炭化珪素でできたｎ+半導体基板１」が，本願発明１における「第１導電型の半導体基板」に相当し，以下同様に，「ｎ半導体層２」が「第１導電型の第１半導体層」に，「ｐ+半導体領域３」が「第２導電型の第２半導体層」に，「ｐベース領域４」が「第３半導体層」に，「ｎ+ソース領域６」が「第１導電型の第１半導体領域」に，「ｐ+コンタクト領域７」が「第２導電型の第３半導体領域」に，「ゲート絶縁膜９」が「ゲート絶縁膜」に，「ゲート電極１０」が「ゲート電極」に，「ソース電極１３」が「第１電極」に，「ドレイン電極１２」が「第２電極」に，「半導体装置１００」が「半導体装置」に，それぞれ相当する。

イ　引用発明１における「ｎウェル領域８」は，「前記ｐベース領域４に接して設けられ，エピタキシャル成長法によって前記ｎ半導体層２の上に積層されたｐ半導体層の一部の導電型をリン原子のイオン注入及び熱処理によって反転させた領域であり，前記ｎ半導体層２とともにｎ型のドリフト領域となる」領域であるから，本願発明１における「第１導電型の第２半導体領域」に相当し，両者はともに，「前記第３半導体層を貫通して前記第１半導体層に達する」ものである点で一致する。

ウ　引用発明１における「ｐベース領域４」は「アルミニウム原子が８×１０15／ｃｍ3程度の不純物濃度でドーピングされている」ものであるから，本願発明１の「第３半導体層」と引用発明１の「ｐベース領域４」は，ともに，不純物濃度が「１×１０15～１×１０18／ｃｍ3」の範囲内の濃度である点で一致する。

そうすると，本願発明１と引用発明１の一致点及び相違点は，以下のとおりとなる。

（一致点）

「第１導電型の半導体基板と，

前記半導体基板のおもて面に設けられた，前記半導体基板より低不純物濃度の第１導電型の第１半導体層と，

前記第１半導体層の，前記半導体基板側に対して反対側の表面層に選択的に設けられた第２導電型の第２半導体層と，

前記第１半導体層および前記第２半導体層の，前記半導体基板側に対して反対側の表面層に設けられた，前記第２半導体層より低不純物濃度の第２導電型の第３半導体層と，

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前記第３半導体層の，前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１半導体領域と，

前記第３半導体層を貫通して前記第１半導体層に達する第１導電型の第２半導体領域と，

前記第３半導体層の，前記半導体基板側に対して反対側の表面層に選択的に設けられた，前記第３半導体層より高不純物濃度の第２導電型の第３半導体領域と，

前記第１半導体領域と前記第２半導体領域とに挟まれた前記第３半導体層の表面上の少なくとも一部にゲート絶縁膜を介して設けられたゲート電極と，

前記第１半導体領域と前記第３半導体領域の表面に設けられた第１電極と，

前記半導体基板の裏面に設けられた第２電極と，

を備え，

前記第３半導体層の不純物濃度は１×１０15～１×１０18／ｃｍ3である，

半導体装置。」である点。

（相違点）

本願発明１は，「前記第１電極から前記第３半導体領域，前記第２半導体層，前記第１半導体層および前記半導体基板を経由して前記第２電極に至る内蔵ＰＮダイオードの順方向電圧よりも高いしきい値電圧を有し，

前記順方向電圧は３Ｖを超えて５Ｖ以下であり，前記しきい値電圧は，前記順方向電圧よりも高くかつ３Ｖ～８Ｖであり，

前記しきい値電圧は，前記順方向電圧よりも１．５～２倍高い」のに対し，引用発明１では，「内蔵ＰＮダイオードの順方向電圧」及び「しきい値」が上記のように特定されていない点。

（２）相違点についての判断

上記第４の２．（５）アに示したとおり，引用例２，３の記載から，ＳｉＣにおけるＰＮダイオードの順方向電圧が２．５～３Ｖであることは当業者に周知の事項であるといえる。また，上記第４の２．（５）イに示したとおり，引用例４，５の記載から，ＳｉＣ－ＭＯＳＦＥＴのしきい値電圧として，室温で２～８Ｖ，動作温度２００℃で３Ｖ以上とすることが当業者に周知の事項であるといえる。さらに，一般論として，ＭＯＳＦＥＴのしきい値電圧自体は，回路構成や動作環境等を勘案し当業者が適宜選択する設計事項であることが当業者の技術常識であるといえる。

しかしながら，上記引用例２～５には，「前記第１電極から前記第３半導体領域，前記第２半導体層，前記第１半導体層および前記半導体基板を経由して前記第２電極に至る内蔵ＰＮダイオードの順方向電圧」（以下，単に「順方向電圧」という。）に対し「しきい値電圧」をどのような数値範囲とするかについては特に記載されていない。

そうすると，引用発明１において「順方向電圧」が「３Ｖを超えて５Ｖ以下」であることに呼応して，「しきい値電圧」を「前記順方向電圧よりも高くかつ３Ｖ～８Ｖであり」，「前記順方向電圧よりも１．５～２倍高い」電圧に設定することまで，上記引用例２～５に記載ないし示唆されていたと認めることはできない。また，「順方向電圧」に対し「しきい値電圧」をそのように設定することまで周知技術であることが，引用例２～５や引用例６～８に示されているとはいえない。

したがって，引用発明１において上記相違点に係る構成とすることは，引用例２～８に記載された技術的事項から当業者が容易に想到し得たことであるとはいえない。

２．本願発明２～６について

本願発明２～６は本願発明１と同じ技術的事項を備える発明であるから，本願発明１と同じ理由により，当業者であっても，引用例１～８に基づいて容易に発明できたとはいえない。

第６　原査定について

審判請求時の補正により，本願発明１～６は「前記第１電極から前記第３半導体領域，前記第２半導体層，前記第１半導体層および前記半導体基板を経由して前記第２電極に至る内蔵ＰＮダイオードの順方向電圧よりも高いしきい値電圧を有し，

前記順方向電圧は３Ｖを超えて５Ｖ以下であり，前記しきい値電圧は，前記順方向電圧よりも高くかつ３Ｖ～８Ｖであり，

前記しきい値電圧は，前記順方向電圧よりも１．５～２倍高い」という事項を有するものとなっており，当業者であっても，拒絶査定において引用された引用文献１～８（すなわち上記引用例１～８）に基づいて，容易に発明できたものとはいえない。したがって，原査定を維持することはできない。

第７　結言

以上のとおり，原査定の理由によっては，本願を拒絶することはできない。

また，他に本願を拒絶すべき理由を発見しない。

よって，結論のとおり審決する。