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特願２０１８－５１４７７６「フラッシュメモリシステムに対する低パワー動作」拒絶査定不服審判事件〔平成２８年１２月　８日国際公開、ＷＯ２０１６／１９５８４５、平成３０年　７月２６日国内公表、特表２０１８－５２０４５４〕について、次のとおり審決する。

【結　論】 本件審判の請求は、成り立たない。

【理　由】 第１　手続の経緯 本願は，平成２８年（２０１６年）４月２６日（パリ条約による優先権主張外国庁受理２０１５年５月２９日（以下，「優先日」という。），米国）を国際出願日とする出願であって，その手続の経緯は以下のとおりである。 平成３１年　１月１５日付け：拒絶理由通知 平成３１年　４月１８日　　：意見書，手続補正書の提出 令和　１年　９月２７日付け：拒絶査定 令和　２年　２月　３日　　：審判請求書，手続補正書の提出 令和　２年１０月　８日付け：拒絶理由通知（当審） 令和　３年　１月　８日　　：意見書，手続補正書の提出 第２　本願発明 本願の請求項に係る発明は，令和３年１月８日付けの手続補正により補正された特許請求の範囲の請求項１に記載された事項により特定されるものと認められるところ，その請求項１に係る発明（以下，「本願発明」という。）は次のとおりである。 なお，本願発明の各構成の符号（Ａ）～（Ｄ）は，説明のために当審において付したものであり，以下，構成Ａ～構成Ｄと称する。 （本願発明） 「　【請求項１】 （Ａ）パワーダウンモードで動作することが可能なＮＡＮＤ回路を備える不揮発性メモリ装置であって， （Ｂ）前記パワーダウンモード中に， （Ｃ）前記ＮＡＮＤ回路用の接地ノードが前記ＮＡＮＤ回路から切断され， （Ｄ）前記ＮＡＮＤ回路の出力が，パワーダウン信号によってオンになったＰＭＯＳトランジスタを通じて電圧源に接続されることにより，「１」状態にプルアップされるように構成される， （Ａ）不揮発性メモリ装置。」 第３　当審における拒絶の理由 令和２年１０月８日付けの当審が通知した拒絶理由は，概略次のとおりのものである。 本願の請求項１～９に係る発明は，本願の出願前に日本国内又は外国において，頒布された又は電気通信回線を通じて公衆に利用可能となった以下の引用文献１に記載された発明に基づいて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。 引用文献１：特開平１０－２０８４７３号公報 第４　引用文献の記載及び引用発明 １．引用文献１の記載事項 当審の拒絶の理由で引用された，本願の優先日前に，頒布された又は電気通信回線を通じて公衆に利用可能となった特開平１０－２０８４７３号公報（平成１０年８月７日出願公開。以下，「引用文献１」という。）には，図面と共に次の事項が記載されている。 なお，下線は強調のために当審で付したものである。 「【０００１】 【発明の属する技術分野】本発明は，半導体集積回路，特に，ＤＲＡＭやフラッシュメモリ等に備えるデコード回路の改良に関し，詳しくは，信号の入力順序が予め決定されている論理回路の動作の高速化及び低電力化に関する。」 「【００３２】図１は，ＤＲＡＭ(Dynamic Random Access Memory)のデコード回路の全体構成を示し，５ビットのデータ（アドレス信号）Ａx1～Ａx5を３２（２5)本の信号Ｄ1～Ｄ32にデコードする回路である。 【００３３】同図において，２５は，５ビットのアドレス信号Ａx1～Ａx5のうち下位３ビットのアドレス信号Ａx1，Ａx2，Ａx3を入力して，８本のプリデコード信号Ｐ１～Ｐ８を生成するプリデコーダ（プリデコード回路）である。２６ａ～２６ｈは８個のデコーダ（回路ブロック）であって，各々，前記プリデコーダ２５からの対応する１つのプリデコード信号Ｐ１～Ｐ８を活性信号（ブロック選択信号）として受けると共に，残る上位２ビットのアドレス信号Ａx4，Ａx5及びこれ等の反転信号をアドレス信号Ａ1～Ａ4として受け，このアドレス信号Ａ1～Ａ4を４つのデータにデコードし，そのデコードされた４つの信号を出力する。従って，８個の回路ブロック２６ａ～２６ｈは，合わせて３２個のデコード信号Ｄ1～Ｄ32を出力する。 【００３４】前記８個の回路ブロック（デコーダ）２６ａ～２６ｈは同一の内部構成を持つ。図２（ａ）は，そのうち１個の回路ブロック２６ａの内部構成を示し，請求項５記載の発明の実施の形態を示す。 【００３５】同図（ａ）において，ＮＡ１～ＮＡ４は４個のＮＡＮＤ回路（論理回路）である。各ＮＡＮＤ回路において，４は低しきい値のトランジスタで構成されたインバータ（論理回路），５は前記インバータ４の出力ノードＤ1～Ｄ4をプルアップするＰＭＯＳトランジスタである。 【００３６】６は，前記４個のＮＡＮＤ回路ＮＡ１～ＮＡ４でマージ（共用）されるＮＭＯＳトランジスタである。ＶＳＮＬは擬似接地線であって，前記各インバータ４の低電位側のノードが接続される。前記共用トランジスタ（スイッチ回路）６は，前記擬似接地線ＶＳＮＬと接地電源Ｖssとの間に配置され，そのしきい値電圧は，前記インバータ４を構成するＮＭＯＳトランジスタのしきい値電圧よりも高い電圧である。この高しきい値のＮＭＯＳトランジスタ６は，そのゲートにプリデコード信号（ブロック選択信号）Ｐ１が入力され，ブロック選択信号（“Ｈ”レベル）の入力時に，前記４個のインバータ４を擬似接地線ＶＳＮＬを介して接地電源Ｖssに接続するスイッチ回路として機能する。 【００３７】前記各ＰＭＯＳプルアップトランジスタ５は，そのゲートに前記ブロック選択信号Ｐ１が入力され，ブロック選択信号Ｐ１の非入力時（“Ｌ”レベル時）にオンし，対応するＮＡＮＤ回路の出力ノードＤ1～Ｄ4に所定電源Ｖccを接続し，その出力ノードＤ1～Ｄ4を電源電位にプルアップする。 【００３８】図２（ｂ）は，同図（ａ）のデコード回路において，各信号に関するタイミングチャートを示し，以下，これ等の信号を用いて動作を説明する。 【００３９】動作開始直後の状態から説明する。ブロック選択信号Ｐ１，及びアドレス信号Ａ１～Ａ４は全てロウである。従って，高しきい値のＮＭＯＳトランジスタ６がオフ状態にあって，擬似接地線ＶＳＮＬは接地電源Ｖssから切り離されると共に，プルアップＰＭＯＳトランジスタ５がオン状態にあって，全てのインバータ４の出力ノードＤ１～Ｄ４は，所定電源Ｖssに接続されてハイ電位に固定されていて，ノイズ耐性が高い状態にある。この際，前記擬似接地線ＶＳＮＬは前記オフ状態のＮＭＯＳトランジスタ６によりフローティングになっているが，各インバータ４のＮＭＯＳトランジスタがオフ状態にあるので，回路の動作に対しては何ら影響しない。 【００４０】デコーダ（回路ブロック）２６ａを選択する場合には，先ず，プリデコード信号Ｐ１がハイに遷移する。これにより，高しきい値のＮＭＯＳトランジスタ６がオンして，擬似接地線ＶＳＮＬと接地電源Ｖssとが接続される。この際，プルアップＰＭＯＳトランジスタ５もオフとなり，各インバータ４の出力Ｄ１～Ｄ４にはアドレス信号Ａ１～Ａ４に応じて電源電圧Ｖcc又は接地電位Ｖssが現れることが可能な状態となる。そして，アドレス信号Ａ１～Ａ４が活性化して，その何れか１つの信号がハイに遷移すると，これに対応したインバータ４がロウを出力し，他の残りのインバータ４はハイを保持し続ける。 【００４１】その後，ブロック選択信号Ｐ１がロウに遷移すると，高しきい値のＮＭＯＳトランジスタ６がオフになり，擬似接地線ＶＳＮＬが接地電源Ｖssから切り離され，同時に，プルアップＰＭＯＳトランジスタ５がオンになる。従って，インバータ４にハイが入力された状態でも，インバータ４の出力はハイに固定されて，全てのインバータ４がハイを出力する。 【００４２】ブロック選択信号Ｐ１よりもアドレス信号Ａ１～Ａ４の方が先にリセットされる場合，又は選択される回路ブロックが同一，即ちブロック選択信号Ｐ１がロウに遷移しない場合も考えられるが，これ等の場合は，アドレス信号Ａ１～Ａ４で選択されたアドレスに対応するインバータ４が通常のインバータ動作をするだけであり，デコード回路は正しく動作する。」 「【００４５】尚，所定電源Ｖccから接地電源Ｖssへのリーク経路に，高しきい値のトランジスタ（スイッチ回路）６が少くとも１個存在すれば，リーク電流を事実上カットできるので，本実施の形態では，高しきい値のＮＭＯＳトランジスタ６のみにより回路ブロック２６ａのリーク経路を遮断する。従って，ＭＴＣＭＯＳ回路構成に必要な高しきい値のトランジスタとして，所定電源Ｖssとデコーダ２６ａとの間に高しきい値のＰＭＯＳトランジスタを配置することが省略でき，本実施の形態のデコード回路全体としての面積削減効果は一層に大きい。」 「【００５０】加えて，本実施の形態では２入力ＮＡＮＤ回路を複数用いたが，多入力のＮＡＮＤ回路を用いる場合にも本発明を適用できる。例えば，ｎ入力であれば，インバータ４に代えて，（ｎ－１）入力のＮＡＮＤ回路を配置すればよい。低しきい値のトランジスタで構成された（ｎ－１）入力のＮＡＮＤ回路の低電位側ノードを共通に接続し，この共通ノードと接地電位Ｖssとの間に，高しきい値のＮＭＯＳトランジスタを挿入し，更に，各（ｎ－１）入力ＮＡＮＤ回路の出力をプルアップするトランジスタを設け，２入力の場合と同様に，先行する信号で高しきい値のＮＭＯＳトランジスタ及びプルアップトランジスタを制御する構成にすれば，高速動作と低リーク電流とを両立できる。 【００５１】次に，図１のプリデコード回路２５の内部構成を説明する。このプリデコード回路２５は，請求項１２記載の発明の実施の形態を示し，特殊に構成される。その理由は次の通りである。即ち，前記高しきい値のトランジスタ６を設けて電流のリーク経路を遮断する場合に，この高しきい値のトランジスタ６を制御する信号は，ブロック選択信号（プリデコード信号）Ｐ１であり，この信号はプリデコード回路内部に備える論理回路により生成され，チップ外部から直接には入力されない。一方，低電圧時に前記内部論理回路の高速化と低リーク電流化とを両立する方法として，前記従来技術のＭＴＣＭＯＳ回路を適用した場合であっても，待機時の前記論理回路の出力が電流リークに起因して期待値の電源電位Ｖcc又は接地電位Ｖssから多少ずれることが予想される。従って，待機時に，前記内部論理回路の出力（即ち，ブロック選択信号）が前記高しきい値のトランジスタ６に入力されても，このトランジスタ６が確実にオフせず，従って，リーク経路を確実に遮断できずに，リーク電流が増大する懸念がある。図１のプリデコード回路２５は，待機時に，前記高しきい値のトランジスタ６を確実にオフ状態にするために，内部論理回路の出力を期待値の接地電位Ｖssに確保するためのものである。このプリデコード回路の内部構成を図３に示す。 【００５２】図３のプリデコード回路２５は，待機時にロウのブロック選択信号Ｐ１を出力する回路である。同図において，１０は下位３ビットのアドレス信号Ａx1～Ａx3を受ける内部論理回路，１２は２個のトランジスタで構成されるインバータを持つドライブ回路であって，これ等内部論理回路１０及びドライブ回路１２は電源線ＶＣＮＰと接地との間に配置される。前記内部論理回路１０及びドライブ回路１２を構成するトランジスタは，低電圧時での高速動作性を実現するように，低しきい値電圧のトランジスタが採用される。前記電源線ＶＣＮＰは，高しきい値のＰＭＯＳトランジスタ２を介して所定電源Ｖccに接続される。前記高しきい値のＰＭＯＳトランジスタ２のゲートには，待機時に内部論理回路１０のリーク経路を遮断するために，動作／待機切換信号ＶＳＷの反転信号（制御信号）／ＶＳＷ（待機時にハイとなる）が入力される。この反転信号／ＶＳＷは，外部又は専用コントロール回路から入力される。 【００５３】前記ドライブ回路１２は，前記内部論理回路１０の出力を反転し，その反転結果をブロック選択信号Ｐ１として出力端子から出力する。前記ドライブ回路１２の出力端子と接地との間には，前記動作／待機切換信号の反転信号／ＶＳＷにより制御されるプルダウンＮＭＯＳトランジスタ１１が配置される。 【００５４】図３のプリデコード回路２５の動作を説明する。待機時，内部論理回路１０はハイを出力しており，このハイ出力はドライブ回路１２で反転されて，ロウの出ブロック選択信号Ｐ１（当審注：「出ブロック選択信号Ｐ１」は「ブロック選択信号Ｐ１」の誤記と認められる。）が出力される。この待機時では，ハイの動作／待機切換信号／ＶＳＷにより，高しきい値のＰＭＯＳトランジスタ２がオフして，電源線ＶＣＮＰと所定電源Ｖccとが切り離され，所定電源Ｖccから内部論理回路１０へのリーク電流が遮断される。この際，電源線ＶＣＮＰはフローティング状態となるので，内部論理回路１０から接地へのリーク電流により，電源線ＶＣＮＰの電位は下降する。電源線ＶＣＮＰの電位降下が進むと，回路動作に必要な電位差が得られなくなり，ドライブ回路１２の出力がハイインピーダンス状態になろうとするが，プルダウンＮＭＯＳトランジスタ１１が前記ハイの動作／待機切換信号／ＶＳＷによりオンし，前記出力端子は接地され，ブロック選択信号Ｐ１はロウに固定される。よって，内部論理回路１０を構成するトランジスタを低しきい値のトランジスタで実現しながら，待機時でのブロック選択信号Ｐ１を確実にロウに保持することが可能である。」 「図１ 」 「図２ 」 「図３ 」 ２．引用発明 上記引用文献１に記載されている事項について検討する。 （１）引用文献１の段落００３２の「ＤＲＡＭ(Dynamic Random Access Memory)のデコード回路」との記載から，引用文献１には，「デコード回路を備えたＤＲＡＭ」が記載されている。 （２）引用文献１の段落００３２の「図１は」「デコード回路の全体構成を示し」との記載，段落００３３の「２５は，５ビットのアドレス信号Ａx1～Ａx5のうち下位３ビットのアドレス信号Ａx1，Ａx2，Ａx3を入力して，８本のプリデコード信号Ｐ１～Ｐ８を生成するプリデコーダ（プリデコード回路）である。２６ａ～２６ｈは８個のデコーダ（回路ブロック）であって，各々，前記プリデコーダ２５からの対応する１つのプリデコード信号Ｐ１～Ｐ８を活性信号（ブロック選択信号）として受けると共に，残る上位２ビットのアドレス信号Ａx4，Ａx5及びこれ等の反転信号をアドレス信号Ａ1～Ａ4として受け，このアドレス信号Ａ1～Ａ4を４つのデータにデコードし，そのデコードされた４つの信号を出力する」との記載，及び図１の記載から，引用文献１には，「前記デコード回路は，５ビットのアドレス信号Ａx1～Ａx5のうち下位３ビットのアドレス信号Ａx1，Ａx2，Ａx3を入力して，８本のプリデコード信号Ｐ１～Ｐ８を生成するプリデコーダ（プリデコード回路）２５と，各々，前記プリデコーダ２５からの対応する１つのプリデコード信号Ｐ１～Ｐ８を活性信号（ブロック選択信号）として受けると共に，残る上位２ビットのアドレス信号Ａx4，Ａx5及びこれ等の反転信号をアドレス信号Ａ1～Ａ4として受け，このアドレス信号Ａ1～Ａ4を４つのデータにデコードし，そのデコードされた４つの信号を出力する８個のデコーダ（回路ブロック）２６ａ～２６ｈとを備え」ることが記載されている。 （３）引用文献１の段落００３４の「前記８個の回路ブロック（デコーダ）２６ａ～２６ｈは同一の内部構成を持つ。図２（ａ）は，そのうち１個の回路ブロック２６ａの内部構成を示し」との記載，段落００３５の「同図（ａ）において，ＮＡ１～ＮＡ４は４個のＮＡＮＤ回路（論理回路）である」との記載，段落００３６の「６は，前記４個のＮＡＮＤ回路ＮＡ１～ＮＡ４でマージ（共用）されるＮＭＯＳトランジスタである」との記載，及び図２（ａ）の記載から，引用文献１には，「前記８個のデコーダ（回路ブロック）２６ａ～２６ｈのうちの回路ブロック２６ａは，４個のＮＡＮＤ回路（論理回路）ＮＡ１～ＮＡ４と，前記４個のＮＡＮＤ回路ＮＡ１～ＮＡ４でマージ（共用）されるＮＭＯＳトランジスタ６とを備えて」いることが記載されている。 （４）引用文献１の段落００３５の「各ＮＡＮＤ回路において，４は低しきい値のトランジスタで構成されたインバータ（論理回路），５は前記インバータ４の出力ノードＤ1～Ｄ4をプルアップするＰＭＯＳトランジスタである」との記載，及び図２（ａ）の記載から，引用文献１には，「各ＮＡＮＤ回路は，低しきい値のトランジスタで構成されたインバータ（論理回路）４と，前記インバータ４の出力ノードＤ1～Ｄ4をプルアップするＰＭＯＳトランジスタ５からな」ることが記載されている。 （５）引用文献１の段落００３６の「ＶＳＮＬは擬似接地線であって，前記各インバータ４の低電位側のノードが接続される。前記共用トランジスタ（スイッチ回路）６は，前記擬似接地線ＶＳＮＬと接地電源Ｖssとの間に配置され」との記載から，引用文献１には，「前記各インバータ４の低電位側のノードは，擬似接地線ＶＳＮＬに接続され，前記共用トランジスタ（スイッチ回路）６は，前記擬似接地線ＶＳＮＬと接地電源Ｖssとの間に配置され」ることが記載されている。 （６）引用文献１の段落００５２の「図３のプリデコード回路２５は，待機時にロウのブロック選択信号Ｐ１を出力する回路である」との記載，及び図１，図３の記載から，引用文献１には，「前記プリデコード回路２５は，待機時にロウのブロック選択信号Ｐ１を出力する回路であ」ることが記載されている。 （７）引用文献１の段落００５４の「待機時，内部論理回路１０はハイを出力しており，このハイ出力はドライブ回路１２で反転されて，ロウの出ブロック選択信号Ｐ１（当審注：「出ブロック選択信号Ｐ１」は「ブロック選択信号Ｐ１」の誤記と認められる。）が出力される。この待機時では，ハイの動作／待機切換信号／ＶＳＷにより，高しきい値のＰＭＯＳトランジスタ２がオフして，電源線ＶＣＮＰと所定電源Ｖccとが切り離され，所定電源Ｖccから内部論理回路１０へのリーク電流が遮断される」との記載，同じく段落００５４の「この際，」「プルダウンＮＭＯＳトランジスタ１１が前記ハイの動作／待機切換信号／ＶＳＷによりオンし，前記出力端子は接地され，ブロック選択信号Ｐ１はロウに固定され」「待機時でのブロック選択信号Ｐ１を確実にロウに保持する」との記載，及び図３の記載から，引用文献１には，「待機時，内部論理回路１０はハイを出力しており，このハイ出力はドライブ回路１２で反転されて，ロウのブロック選択信号Ｐ１が出力され，この待機時では，ハイの動作／待機切換信号／ＶＳＷにより，高しきい値のＰＭＯＳトランジスタ２がオフして，電源線ＶＣＮＰと所定電源Ｖccとが切り離され，所定電源Ｖccから内部論理回路１０へのリーク電流が遮断され，この際，プルダウンＮＭＯＳトランジスタ１１が前記ハイの動作／待機切換信号／ＶＳＷによりオンし，前記出力端子は接地され，ブロック選択信号Ｐ１はロウに固定され，待機時でのブロック選択信号Ｐ１を確実にロウに保持」することが記載されている。 （８）引用文献１の段落００４１の「ブロック選択信号Ｐ１がロウに遷移すると，高しきい値のＮＭＯＳトランジスタ６がオフになり，擬似接地線ＶＳＮＬが接地電源Ｖssから切り離され，同時に，プルアップＰＭＯＳトランジスタ５がオンになる。従って，インバータ４にハイが入力された状態でも，インバータ４の出力はハイに固定されて，全てのインバータ４がハイを出力する」との記載から，引用文献１には，「ブロック選択信号Ｐ１がロウに遷移すると，高しきい値のＮＭＯＳトランジスタ６がオフになり，擬似接地線ＶＳＮＬが接地電源Ｖssから切り離され，同時に，プルアップＰＭＯＳトランジスタ５がオンになり，インバータ４にハイが入力された状態でも，インバータ４の出力はハイに固定されて，全てのインバータ４がハイを出力」することが記載されている。 （９）引用文献１の段落００４５の「所定電源Ｖccから接地電源Ｖssへのリーク経路に，高しきい値のトランジスタ（スイッチ回路）６が少くとも１個存在すれば，リーク電流を事実上カットできるので，」「高しきい値のＮＭＯＳトランジスタ６のみにより回路ブロック２６ａのリーク経路を遮断する」との記載から，引用文献１には，「所定電源Ｖccから接地電源Ｖssへのリーク経路に，高しきい値のトランジスタ（スイッチ回路）６が少くとも１個存在すれば，リーク電流を事実上カットできるので，高しきい値のＮＭＯＳトランジスタ６のみにより回路ブロック２６ａのリーク経路を遮断するようになって」いることが記載されている。 （１０）引用文献１の段落００５０の「本実施の形態では２入力ＮＡＮＤ回路を複数用いたが，多入力のＮＡＮＤ回路を用いる場合にも本発明を適用できる。例えば，ｎ入力であれば，インバータ４に代えて，（ｎ－１）入力のＮＡＮＤ回路を配置すればよい」との記載，同じく段落００５０の「各（ｎ－１）入力ＮＡＮＤ回路の出力をプルアップするトランジスタを設け，２入力の場合と同様に，先行する信号で高しきい値のＮＭＯＳトランジスタ及びプルアップトランジスタを制御する構成にすれば，高速動作と低リーク電流とを両立できる」との記載から，引用文献１には，「２入力ＮＡＮＤ回路に代えて多入力のＮＡＮＤ回路を用いてもよく，ｎ入力であれば，インバータ４に代えて，（ｎ－１）入力のＮＡＮＤ回路を配置し，各（ｎ－１）入力ＮＡＮＤ回路の出力をプルアップするトランジスタを設け，２入力の場合と同様に，先行する信号で高しきい値のＮＭＯＳトランジスタ及びプルアップトランジスタを制御する構成にすれば，高速動作と低リーク電流とを両立できる」ことが記載されている。 （１１）まとめ 上記（１）～（１０）から，引用文献１には，次の発明（以下，「引用発明」という。）が記載されていると認められる。 （引用発明） デコード回路を備えたＤＲＡＭであって， 前記デコード回路は，５ビットのアドレス信号Ａx1～Ａx5のうち下位３ビットのアドレス信号Ａx1，Ａx2，Ａx3を入力して，８本のプリデコード信号Ｐ１～Ｐ８を生成するプリデコーダ（プリデコード回路）２５と，各々，前記プリデコーダ２５からの対応する１つのプリデコード信号Ｐ１～Ｐ８を活性信号（ブロック選択信号）として受けると共に，残る上位２ビットのアドレス信号Ａx4，Ａx5及びこれ等の反転信号をアドレス信号Ａ1～Ａ4として受け，このアドレス信号Ａ1～Ａ4を４つのデータにデコードし，そのデコードされた４つの信号を出力する８個のデコーダ（回路ブロック）２６ａ～２６ｈとを備え， 前記８個のデコーダ（回路ブロック）２６ａ～２６ｈのうちの回路ブロック２６ａは，４個のＮＡＮＤ回路（論理回路）ＮＡ１～ＮＡ４と，前記４個のＮＡＮＤ回路ＮＡ１～ＮＡ４でマージ（共用）されるＮＭＯＳトランジスタ６とを備えており， 各ＮＡＮＤ回路は，低しきい値のトランジスタで構成されたインバータ（論理回路）４と，前記インバータ４の出力ノードＤ1～Ｄ4をプルアップするＰＭＯＳトランジスタ５からなり， 前記各インバータ４の低電位側のノードは，擬似接地線ＶＳＮＬに接続され，前記共用トランジスタ（スイッチ回路）６は，前記擬似接地線ＶＳＮＬと接地電源Ｖssとの間に配置され， 前記プリデコード回路２５は，待機時にロウのブロック選択信号Ｐ１を出力する回路であり， 待機時，内部論理回路１０はハイを出力しており，このハイ出力はドライブ回路１２で反転されて，ロウのブロック選択信号Ｐ１が出力され，この待機時では，ハイの動作／待機切換信号／ＶＳＷにより，高しきい値のＰＭＯＳトランジスタ２がオフして，電源線ＶＣＮＰと所定電源Ｖccとが切り離され，所定電源Ｖccから内部論理回路１０へのリーク電流が遮断され，この際，プルダウンＮＭＯＳトランジスタ１１が前記ハイの動作／待機切換信号／ＶＳＷによりオンし，前記出力端子は接地され，ブロック選択信号Ｐ１はロウに固定され，待機時でのブロック選択信号Ｐ１を確実にロウに保持し， ブロック選択信号Ｐ１がロウに遷移すると，高しきい値のＮＭＯＳトランジスタ６がオフになり，擬似接地線ＶＳＮＬが接地電源Ｖssから切り離され，同時に，プルアップＰＭＯＳトランジスタ５がオンになり，インバータ４にハイが入力された状態でも，インバータ４の出力はハイに固定されて，全てのインバータ４がハイを出力し， 所定電源Ｖccから接地電源Ｖssへのリーク経路に，高しきい値のトランジスタ（スイッチ回路）６が少くとも１個存在すれば，リーク電流を事実上カットできるので，高しきい値のＮＭＯＳトランジスタ６のみにより回路ブロック２６ａのリーク経路を遮断するようになっており， ２入力ＮＡＮＤ回路に代えて多入力のＮＡＮＤ回路を用いてもよく，ｎ入力であれば，インバータ４に代えて，（ｎ－１）入力のＮＡＮＤ回路を配置し，各（ｎ－１）入力ＮＡＮＤ回路の出力をプルアップするトランジスタを設け，２入力の場合と同様に，先行する信号で高しきい値のＮＭＯＳトランジスタ及びプルアップトランジスタを制御する構成にすれば，高速動作と低リーク電流とを両立できる ＤＲＡＭ。 第５　対比 本願発明と引用発明とを対比する。 （１）構成Ａについて ア　引用発明の「ＤＲＡＭ」と構成Ａの「不揮発性メモリ装置」とは，共に“メモリ装置”である点で共通する。 イ　引用発明の「待機時」は，「ハイの動作／待機切換信号／ＶＳＷにより，高しきい値のＰＭＯＳトランジスタ２がオフして，電源線ＶＣＮＰと所定電源Ｖccとが切り離され，所定電源Ｖccから内部論理回路１０へのリーク電流が遮断され」るとともに，「ロウのブロック選択信号Ｐ１が出力され」，「高しきい値のＮＭＯＳトランジスタ６がオフになり」，「高しきい値のＮＭＯＳトランジスタ６」「により回路ブロック２６ａのリーク経路を遮断する」ことで，「回路ブロック２６ａ」の「リーク電流」をカットするようになっており，「内部論理回路１０」や「回路ブロック２６ａ」は“パワーダウン”状態になっているといえるから，構成Ａの“パワーダウンモード”に相当する。 そうすると，引用発明の「回路ブロック２６ａ」は，「待機時」に，“パワーダウンモード”で“動作することが可能”な“回路”であるといえる。 ウ　ここで，引用発明の「回路ブロック２６ａ」は，「４個のＮＡＮＤ回路（論理回路）ＮＡ１～ＮＡ４」を備えるものであり，「各ＮＡＮＤ回路は，低しきい値のトランジスタで構成されたインバータ（論理回路）４と，前記インバータ４の出力ノードＤ1～Ｄ4をプルアップするＰＭＯＳトランジスタ５からな」るものであるところ，「２入力ＮＡＮＤ回路に代えて多入力のＮＡＮＤ回路を用いてもよく，ｎ入力であれば，インバータ４に代えて，（ｎ－１）入力のＮＡＮＤ回路を配置」することもできるものであるから，引用発明の「回路ブロック２６ａ」は，「ＮＡＮＤ回路」を含む回路であるといえる。 エ　上記ア～ウの検討から，引用発明の「待機時」に“パワーダウンモード”で“動作することが可能”な「回路ブロック２６ａ」を備える「ＤＲＡＭ」と，構成Ａの「パワーダウンモードで動作することが可能なＮＡＮＤ回路を備える不揮発性メモリ装置」とは，“パワーダウンモードで動作することが可能なＮＡＮＤ回路を備えるメモリ装置”である点で共通する。 （２）構成Ｂについて 上記（１）イの検討から，引用発明の「待機時」は，構成Ｂの「パワーダウンモード中」に相当する。 （３）構成Ｂ及び構成Ｃについて 引用発明の「接地電源Ｖss」は「４個のＮＡＮＤ回路（論理回路）ＮＡ１～ＮＡ４」を“接地電位”とするための“電源”であるから，構成Ｃの「前記ＮＡＮＤ回路用の接地ノード」に相当する。 引用発明の「擬似接地線ＶＳＮＬ」は，「各インバータ４の低電位側のノードは，に接続され」，また，「前記共用トランジスタ（スイッチ回路）６は，前記擬似接地線ＶＳＮＬと接地電源Ｖssとの間に配置され」ている。 そうすると，引用発明の「待機時」に「ブロック選択信号Ｐ１がロウに遷移すると，高しきい値のＮＭＯＳトランジスタ６がオフになり，擬似接地線ＶＳＮＬが接地電源Ｖssから切り離され」ることは，構成Ｂ及び構成Ｃの「前記パワーダウンモード中に」，「前記ＮＡＮＤ回路用の接地ノードが前記ＮＡＮＤ回路から切断され」ることに相当する。 （４）構成Ｂ及び構成Ｄについて ア　引用発明の「インバータ４」は，「ｎ入力であれば，インバータ４に代えて，（ｎ－１）入力のＮＡＮＤ回路を配置」することもできるものであるから，引用発明の「インバータ４の出力」は，構成Ｄの「ＮＡＮＤ回路の出力」に相当する。 イ　引用発明の「ブロック選択信号Ｐ１」は，「待機時」に，当該「ブロック選択信号Ｐ１」が「ロウに遷移すると，高しきい値のＮＭＯＳトランジスタ６がオフになり」，「高しきい値のＮＭＯＳトランジスタ６」「により回路ブロック２６ａのリーク経路を遮断する」ことで，“パワーダウンモード”とすることができるものであるから，構成Ｄの「パワーダウン信号」に相当するといえる。 そうすると，引用発明の「待機時」に「ブロック選択信号Ｐ１」が「ロウに遷移すると」「オンにな」る「プルアップＰＭＯＳトランジスタ５」は，構成Ｄの「パワーダウン信号によってオンになったＰＭＯＳトランジスタ」に相当する。 ウ　また，引用発明において，「プルアップＰＭＯＳトランジスタ５がオンになり」，「インバータ４の出力」が「ハイに固定され」ることは，「インバータ４の出力」が，「オンにな」った「プルアップＰＭＯＳトランジスタ５」を“通じて”「所定電源Ｖcc」（構成Ｄにおける「電圧源」に相当する。）に“接続される”ことであるといえる。 エ　上記ア～ウの検討から，引用発明の「待機時」に「オン」になった「プルアップＰＭＯＳトランジスタ５」によって，「インバータ４の出力」が「ハイに固定され」ることと，構成Ｂ及び構成Ｄの「パワーダウンモード中に」，「前記ＮＡＮＤ回路の出力が，パワーダウン信号によってオンになったＰＭＯＳトランジスタを通じて電圧源に接続されることにより，「１」状態にプルアップされるように構成される」こととは，“パワーダウンモード中に”，“前記ＮＡＮＤ回路の出力が，パワーダウン信号によってオンになったＰＭＯＳトランジスタを通じて電圧源に接続されることにより”，“プルアップされるように構成される”点で一致する。 （５）まとめ 上記（１）～（４）の対比結果を踏まえると，本願発明と引用発明の一致点及び相違点は次の通りである。 ［一致点］ （Ａ）パワーダウンモードで動作することが可能なＮＡＮＤ回路を備えるメモリ装置であって， （Ｂ）前記パワーダウンモード中に， （Ｃ）前記ＮＡＮＤ回路用の接地ノードが前記ＮＡＮＤ回路から切断され， （Ｄ）前記ＮＡＮＤ回路の出力が，パワーダウン信号によってオンになったＰＭＯＳトランジスタを通じて電圧源に接続されることにより，プルアップされるように構成される， （Ａ）メモリ装置。 ［相違点１］ ＮＡＮＤ回路を備えるメモリ装置が，本願発明では，「不揮発性メモリ装置」であるのに対して，引用発明は，ＤＲＡＭである点。 ［相違点２］ ＮＡＮＤ回路の出力がプルアップされる論理状態が，本願発明では，「「１」状態」であると特定されているのに対して，引用発明では，「１」状態であるとは特定されていない点。 第６　判断 以下，上記相違点について検討する。 １．相違点１について 引用文献１の段落０００１には，「本発明は」，「ＤＲＡＭやフラッシュメモリ等に備えるデコード回路の改良に関し」と記載されていることから，引用発明の「デコード回路」は，「ＤＲＡＭ」や「フラッシュメモリ」等に備えることが想定されているものである。 そうすると，引用発明の「ＤＲＡＭ」に備えられている「デコード回路」を「フラッシュメモリ」（本願発明の「不揮発性メモリ装置」に相当する。）に備えるように構成することにより，「ＮＡＮＤ回路を備えるメモリ装置」を「ＮＡＮＤ回路を備える不揮発性メモリ装置」とすることは，当業者が容易に想到し得たことである。 ２．相違点２について 論理回路において，電圧の「ハイレベル」に論理状態の「１」を割り当てることは，当該技術分野における周知技術であるから，引用発明において，「インバータ４の出力」が「ハイに固定され」た状態を「１」状態とすることは，当業者が容易に想到し得たことである。 ３．効果について そして，本願発明の作用効果も，引用発明から当業者が予測できる範囲のものである。 第７　むすび 以上のとおり，本願の請求項１に係る発明は，引用文献１に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。 したがって，他の請求項について検討するまでもなく，本願は拒絶すべきものである。 よって，結論のとおり審決する。