2018-006219

特願２０１４－１８５７２１「半導体装置」拒絶査定不服審判事件〔平成２８年　４月２１日出願公開、特開２０１６－　５８６６１〕について、次のとおり審決する。

【結　論】 本件審判の請求は、成り立たない。

【理　由】 第１　手続の経緯 本願は，平成２６年９月１１日の出願であって，その手続の経緯は以下のとおりである。 平成２９年１０月１６日付け　　拒絶理由通知書 平成２９年１２月２５日　　　　意見書，手続補正書の提出 平成３０年　１月３１日付け　　拒絶査定 平成３０年　５月　７日　　　　審判請求書，手続補正書の提出 平成３１年　１月１６日付け　　拒絶理由通知書 平成３１年　３月２５日　　　　意見書，手続補正書（以下，この手続補 正書による補正を「本件補正」という。 ）の提出 第２　本願発明 本件補正によって補正された特許請求の範囲の請求項１（以下，「本願発明」という。）は，以下のとおりである。 「【請求項１】 炭化珪素半導体からなる第１導電型の半導体基板と、 前記半導体基板のおもて面に設けられた、前記半導体基板よりも不純物濃度の低い炭化珪素半導体からなる第１導電型の第１半導体層と、 前記第１半導体層の、前記半導体基板側に対して反対側の表面に設けられた、前記第１半導体層よりも不純物濃度の高い炭化珪素半導体からなる第１導電型の第２半導体層と、 前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第２導電型の第１半導体領域と、 前記第１半導体領域の、前記半導体基板側に対して反対側の表面に設けられた、前記第１半導体領域よりも不純物濃度の低い第２導電型の第２半導体領域と、 前記第２半導体領域の内部に選択的に設けられた第１導電型の第３半導体領域と、 前記第２半導体領域を貫通して、前記第２半導体層の、前記第１半導体領域間に挟まれた部分に達する第１導電型の第４半導体領域と、 前記第２半導体層の、前記第１半導体領域間に挟まれた部分に設けられ、当該第２半導体層の残りの部分と前記第４半導体領域との間に挟まれて当該第４半導体領域と深さ方向に対向する、前記第２半導体層および前記第４半導体領域よりも不純物濃度が高い第１導電型の第５半導体領域と、 前記第２半導体領域の、前記第３半導体領域と前記第４半導体領域とに挟まれた部分の表面上に、ゲート絶縁膜を介して設けられたゲート電極と、 前記第２半導体領域および前記第３半導体領域に電気的に接続された第１電極と、 前記半導体基板の裏面に設けられた第２電極と、 を備え、 前記第５半導体領域の厚さは、前記第１半導体領域の厚さよりも薄く、 前記第２半導体層の不純物濃度は１×１０16／ｃｍ3以上４×１０16／ｃｍ3未満であり、 前記第２半導体層の厚さは１μｍ以上４μｍ以下であり、 前記第５半導体領域は、深さ方向に、前記第２半導体領域と前記第１半導体領域との界面から前記第１半導体領域よりも浅い深さに達することを特徴とする半導体装置。」 第３　拒絶の理由 平成３１年１月１６日付けの当審が通知した拒絶の理由（以下，「当審拒絶理由」という。）の概要は，次のとおりである。 この出願の請求項１ないし４に係る発明は，その出願前に日本国内又は外国において，頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。 ＜引用文献等一覧＞ １．特開２０１３－２３２５６４号公報 ４．特開平３－３４４６６号公報 ５．特開２０１４－６３９４９号公報 ６．特開２０１３－２４７２５２号公報 第４　引用文献，引用発明等 １　引用文献１について 当審拒絶理由で引用した引用文献１には，次の事項が記載されている。（下線は，当審で付与した。以下同じ。） 「【技術分野】 【０００１】 この発明は、半導体装置および半導体装置の製造方法に関する。」 「【００５５】 （実施の形態２） 図５は、実施の形態２にかかる炭化珪素半導体装置の構成を示す断面図である。実施の形態２にかかる炭化珪素半導体装置が実施の形態１にかかる炭化珪素半導体装置と異なる点は、ダイオードの素子構造に代えて、ＭＯＳＦＥＴの素子構成を形成した点である。実施の形態２にかかる炭化珪素半導体装置については、縦型プレーナーゲート構造のＭＯＳＦＥＴを例に説明する。実施の形態２においては、ｎ+型炭化珪素基板１、ｎ型炭化珪素エピタキシャル層２および後述するｐベース層１３を併せて炭化珪素半導体基体とする。 【００５６】 図５に示すように、実施の形態２にかかる炭化珪素半導体装置は、ドレイン領域となるｎ+型炭化珪素基板１の主面上に、ｎ型炭化珪素エピタキシャル層２が堆積されている。ｎ+型炭化珪素基板１およびｎ型炭化珪素エピタキシャル層２は、実施の形態１のｎ+型炭化珪素基板およびｎ型炭化珪素エピタキシャル層と同様である。ｎ+型炭化珪素基板１のｎ型炭化珪素エピタキシャル層２側に対して反対側の表面（炭化珪素半導体基体の裏面）には、実施の形態１と同様に裏面電極７が設けられている。裏面電極７は、ドレイン電極を構成する。 【００５７】 活性領域１０１において、炭化珪素半導体基体のおもて面側には、ＭＯＳ（金属－酸化膜－半導体からなる絶縁ゲート）構造（素子構造）が形成されている。具体的には、活性領域１０１において、ｎ型炭化珪素エピタキシャル層２のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体のおもて面側）の表面層には、ｐ+型領域（第１の第２導電型半導体領域）１２が選択的に設けられている。ｐ+型領域１２は、例えばアルミニウムがドーピングされてなる。 【００５８】 隣り合うｐ+型領域１２、および当該隣り合うｐ+型領域１２に挟まれたｎ型炭化珪素エピタキシャル層２の表面には、ｐ型炭化珪素エピタキシャル層（以下、ｐベース層とする、前記第２導電型ワイドバンドギャップ半導体堆積層）１３が選択的に堆積されている。ｐベース層１３は、活性領域１０１にのみ堆積されている。ｐベース層１３の不純物濃度は、ｐ+型領域１２の不純物濃度よりも低い。ｐベース層１３は、例えばアルミニウムがドーピングされてなる。 【００５９】 ｐベース層１３のｐ+型領域１２上の部分には、ｎ+ソース領域１４およびｐ+コンタクト領域１５が設けられている。ｎ+ソース領域１４は、ｐベース層１３のｐ+型領域１２側に対して反対側の表面からｐ+型領域１２に達しない深さで設けられている。また、ｎ+ソース領域１４およびｐ+コンタクト領域１５は互いに接する。ｐ+コンタクト領域１５は、ｎ+ソース領域１４よりも耐圧構造部１０２側に配置されている。 【００６０】 また、ｐベース層１３の、ｎ型炭化珪素エピタキシャル層２上の部分には、深さ方向にｐベース層１３を貫通しｎ型炭化珪素エピタキシャル層２に達するｎウェル領域１６が設けられている。ｎウェル領域１６は、ｎ型炭化珪素エピタキシャル層２とともにドリフト領域を構成する。ｐベース層１３の、ｎ+ソース領域１４とｎウェル領域１６とに挟まれた部分の表面には、ゲート絶縁膜１７を介してゲート電極１８が設けられている。ゲート電極１８は、ゲート絶縁膜１７を介して、ｎウェル領域１６の表面に設けられていてもよい。 【００６１】 層間絶縁膜２０は、炭化珪素半導体基体のおもて面側の全面に、ゲート電極１８を覆うように設けられている。ソース電極１９は、層間絶縁膜２０に開口されたコンタクトホールを介して、ｎ+ソース領域１４およびｐ+コンタクト領域１５に接する。ソース電極１９は、層間絶縁膜２０によって、ゲート電極１８と電気的に絶縁されている。 【００６２】 また、ソース電極１９は、活性領域１０１から耐圧構造部１０２へと延在し、耐圧構造部１０２の層間絶縁膜２０上に張り出している。そして、ソース電極１９は、層間絶縁膜２０を介して、後述するｐ-型領域５ａの一部を覆う。すなわち、ソース電極１９の最も耐圧構造部１０２側の端部は、ＪＴＥ構造用のｐ-型領域５ａ上で終端している。ソース電極１９の層間絶縁膜２０上に張り出した部分は、耐圧構造部１０２に生じた電荷を放出させるフィールドプレート（ＦＰ）として機能する。 【００６３】 ソース電極１９上には、電極パッド２１が設けられている。電極パッド２１は、活性領域１０１から耐圧構造部１０２へと延在し、かつその最も耐圧構造部１０２側の端部はソース電極１９上で終端している。耐圧構造部１０２上には、ソース電極１９および電極パッド２１の最も耐圧構造部１０２側の各端部を覆うように、例えばポリイミドからなるパッシベーション膜などの保護膜２２が設けられている。保護膜２２は、放電防止の機能を有する。 【００６４】 耐圧構造部１０２において、ｎ型炭化珪素エピタキシャル層２のｎ+型炭化珪素基板１側に対して反対側の表面層には、ｐ-型領域（第３の第２導電型半導体領域）５ａおよびｐ--型領域（第４の第２導電型半導体領域）５ｂが設けられている。ｐ-型領域５ａおよびｐ--型領域５ｂは、ダブルゾーンＪＴＥ構造を構成する。ＪＴＥ構造は、層間絶縁膜２０によって活性領域の素子構造と電気的に絶縁されている。ダブルゾーンＪＴＥ構造とは、不純物濃度の異なる２つのｐ型領域が接するように並列された構成のＪＴＥ構造である。 【００６５】 ｐ-型領域５ａは、ｐ+型領域１２の周辺部に接し、当該ｐ+型領域１２を囲む。ｐ--型領域５ｂは、ｐ-型領域５ａの周辺部に接し、当該ｐ-型領域５ａを囲む。すなわち、活性領域１０１側から耐圧構造部１０２側へ向かって、ｐ+型領域１２、ｐ-型領域５ａおよびｐ--型領域５ｂの順に並列に配置されている。ｐ-型領域５ａの不純物濃度は、ｐベース層１３の不純物濃度よりも低い。ｐ--型領域５ｂの不純物濃度は、ｐ-型領域５ａの不純物濃度よりも低い。 【００６６】 好ましくは、ｐ--型領域５ｂの不純物濃度は、ｐ-型領域５ａの不純物濃度の０．４倍～０．７倍であるのがよい。その理由は、本発明の効果が顕著にあらわれるからである。ｐ-型領域５ａおよびｐ--型領域５ｂは、それぞれ例えばアルミニウムがドーピングされてなる。図５では、活性領域１０１に１つのＭＯＳ構造のみを図示しているが、複数のＭＯＳ構造が並列に配置されていてもよい。 【００６７】 次に、実施の形態２にかかる炭化珪素半導体装置の製造方法について、例えば１２００Ｖの耐圧クラスのＭＯＳＦＥＴを作成する場合を例に説明する。まず、例えば２×１０19ｃｍ-3程度の不純物濃度で窒素がドーピングされたｎ+型炭化珪素基板１を用意する。ｎ+型炭化珪素基板１は、主面が例えば＜１１－２０＞方向に４度程度のオフ角を有する（０００－１）面であってもよい。次に、ｎ+型炭化珪素基板１の（０００－１）面上に、１．８×１０16ｃｍ-3の不純物濃度で窒素がドーピングされた厚さ１０μｍのｎ型炭化珪素エピタキシャル層２を成長させる。 【００６８】 次に、フォトリソグラフィおよびイオン注入によって、ｎ型炭化珪素エピタキシャル層２の表面層に、ｐ+型領域１２を選択的に形成する。このイオン注入では、例えば、ドーパントをアルミニウムとし、ｐ+型領域１２の不純物濃度が１．０×１０18ｃｍ-3となるようにドーズ量を設定してもよい。ｐ+型領域１２の幅および深さは、それぞれ１３μｍおよび０．５μｍであってもよい。隣り合うｐ+型領域１２間の距離は、例えば２μｍであってもよい。 【００６９】 次に、ｎ型炭化珪素エピタキシャル層２の表面に、ｐベース層１３となるｐ型炭化珪素エピタキシャル層を例えば０．５μｍの厚さで成長させる。このとき、例えば、ｐベース層１３の不純物濃度が２．０×１０16ｃｍ-3となるようにアルミニウムがドーピングされたｐ型炭化珪素エピタキシャル層を成長させてもよい。 【００７０】 次に、フォトリソグラフィおよびイオン注入によって、ｐベース層１３のｎ型炭化珪素エピタキシャル層２上の部分の導電型を反転させて、ｎウェル領域１６を選択的に形成する。このイオン注入では、例えば、ドーパントを窒素とし、ｎウェル領域１６の不純物濃度が５．０×１０16ｃｍ-3となるようにドーズ量を設定してもよい。ｎウェル領域１６の幅および深さは、それぞれ２．０μｍおよび１．５μｍであってもよい。 【００７１】 次に、フォトリソグラフィおよびイオン注入によって、ｐベース層１３のｐ+型領域１２上の部分の表面層に、ｎ+ソース領域１４を選択的に形成する。次に、フォトリソグラフィおよびイオン注入によって、ｐベース層１３のｐ+型領域１２上の部分の表面層に、ｐ+コンタクト領域１５を選択的に形成する。次に、ｎ+ソース領域１４、ｐ+コンタクト領域１５およびｎウェル領域１６を活性化させるための熱処理（アニール）を行う。このときの熱処理温度および熱処理時間は、それぞれ１６２０℃および２分間であってもよい。 【００７２】 次に、エッチングによって、耐圧構造部１０２上のｐベース層１３を例えば０．７μｍの深さで除去し、ｎ型炭化珪素エピタキシャル層２を露出させる。次に、フォトリソグラフィおよびイオン注入を行い、エッチングによって露出したｎ型炭化珪素エピタキシャル層２の表面層に、ｐ-型領域５ａを選択的に形成する。このイオン注入は、例えば、ドーパントをアルミニウムとし、ドーズ量は６．０×１０13ｃｍ-2としてもよい。 【００７３】 次に、フォトリソグラフィおよびイオン注入を行い、エッチングによって露出したｎ型炭化珪素エピタキシャル層２の表面層に、ｐ--型領域５ｂを選択的に形成する。このイオン注入は、例えば、ドーパントをアルミニウムとし、ドーズ量は１．０×１０13ｃｍ-2としてもよい。次に、ｐ-型領域５ａおよびｐ--型領域５ｂを活性化させるための熱処理（アニール）を行う。このときの熱処理温度および熱処理時間は、それぞれ１６２０℃および２分間であってもよい。 【００７４】 ｐ-型領域５ａおよびｐ--型領域５ｂを活性化させるための熱処理は、ｎ+ソース領域１４、ｐ+コンタクト領域１５およびｎウェル領域１６を活性化させるための熱処理と同時に行ってもよい。ｎ+ソース領域１４、ｐ+コンタクト領域１５、ｎウェル領域１６、ｐ-型領域５ａおよびｐ--型領域５ｂを形成する順序は種々変更可能である。 【００７５】 次に、炭化珪素半導体基体のおもて面側を熱酸化し、ゲート絶縁膜１７を１００ｎｍの厚さで形成する。この熱酸化は、水素雰囲気中において１０００℃程度の温度の熱処理によって行ってもよい。これにより、ｐベース層１３およびｎ型炭化珪素エピタキシャル層２の表面に形成された各領域がゲート絶縁膜１７で覆われる。 【００７６】 次に、ゲート絶縁膜１７上に、ゲート電極１８として、例えばリン（Ｐ）がドープされた多結晶シリコン層を形成する。次に、多結晶シリコン層をパターニングして選択的に除去し、ｐベース層１３の、ｎ+ソース領域１４とｎウェル領域１６とに挟まれた部分上に多結晶シリコン層を残す。このとき、ｎウェル領域１６上に多結晶シリコン層を残してもよい。 【００７７】 次に、ゲート絶縁膜１７を覆うように、層間絶縁膜２０として例えばリンガラス（ＰＳＧ：Ｐｈｏｓｐｈｏ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）を１．０μｍの厚さで成膜する。次に、層間絶縁膜２０およびゲート絶縁膜１７をパターニングして選択的に除去してコンタクトホールを形成し、ｎ+ソース領域１４およびｐ+コンタクト領域１５を露出させる。次に、層間絶縁膜２０を平坦化するための熱処理（リフロー）を行う。 【００７８】 次に、層間絶縁膜２０の表面に、ソース電極１９を成膜する。このとき、コンタクトホール内にもソース電極１９を埋め込み、ｎ+ソース領域１４およびｐ+コンタクト領域１５とソース電極１９とを接触させる。次に、ソース電極１９の最も耐圧構造部１０２側の端部がｐ-型領域５ａ上で終端するように、耐圧構造部１０２上のソース電極１９を選択的に除去する。 【００７９】 次に、例えばスパッタ法によって、炭化珪素半導体基体のおもて面の全面にソース電極１９を覆うように、電極パッド２１を堆積する。電極パッド２１の層間絶縁膜２０上の部分の厚さは、例えば５μｍであってもよい。電極パッド２１は、例えば、１％の割合でシリコンを含んだアルミニウム（Ａｌ－Ｓｉ）で形成してもよい。次に、電極パッド２１の最も耐圧構造部１０２側の端部が、耐圧構造部１０２上にあり、かつソース電極１９上で終端するように、電極パッド２０を選択的に除去する。 【００８０】 次に、ｎ+型炭化珪素基板１の表面（炭化珪素半導体基体の裏面）に、裏面電極７として例えばニッケル膜を成膜する。そして、例えば９７０℃の温度で熱処理し、ｎ+型炭化珪素基板１と裏面電極７とのオーミック接合８を形成する。次に、ニッケル膜の表面に、裏面電極７として例えばチタン、ニッケルおよび金（Ａｕ）をこの順に成膜する。そして、炭化珪素半導体基体のおもて面側に、ソース電極１９および電極パッド２０の最も耐圧構造部１０２側の各端部を覆うように保護膜２２を形成することにより、図５に示すＭＯＳＦＥＴが完成する。 【００８１】 以上、説明したように、実施の形態２によれば、ＭＯＳＦＥＴの素子構成を形成した場合においても実施の形態１と同様の効果を得ることができる。」 【図５】 上記記載から，引用文献１には以下の発明（以下，「引用発明」という。）が記載されている。 「ｎ+型炭化珪素基板１と， ｎ+型炭化珪素基板１の主面上に堆積された，ｎ型炭化珪素エピタキシャル層２と， ｎ型炭化珪素エピタキシャル層２のｎ+型炭化珪素基板１側に対して反対側の表面層に選択的に設けられた，ｐ+型領域１２と， 隣り合うｐ+型領域１２，および当該隣り合うｐ+型領域１２に挟まれたｎ型炭化珪素エピタキシャル層２の表面に堆積された，ｐ型炭化珪素エピタキシャル層１３と， ｐ型炭化珪素エピタキシャル層１３のｐ+型領域１２上の部分に設けられた，ｎ+ソース領域１４およびｐ+コンタクト領域１５と， ｐ型炭化珪素エピタキシャル層１３の，ｎ型炭化珪素エピタキシャル層２上の部分に，深さ方向にｐ型炭化珪素エピタキシャル層１３を貫通しｎ型炭化珪素エピタキシャル層２に達するように設けられた，ｎウェル領域１６と， ｐ型炭化珪素エピタキシャル層１３の，ｎ+ソース領域１４とｎウェル領域１６とに挟まれた部分の表面に，ゲート絶縁膜１７を介して設けられた，ゲート電極１８と， ｎ+ソース領域１４およびｐ+コンタクト領域１５に接する，ソース電極１９と， ｎ+型炭化珪素基板１のｎ型炭化珪素エピタキシャル層２側に対して反対側の表面に設けられた，ドレイン電極７と， を備え， ｎ型炭化珪素エピタキシャル層２の不純物濃度は１．８×１０16ｃｍ-3であり， ｎ型炭化珪素エピタキシャル層２の厚さは１０μｍである， ことを特徴とする，炭化珪素半導体装置。」 ２　引用文献４について 当審拒絶理由で引用した引用文献４には，次の事項が記載されている。 「［産業上の利用分野］ 本発明は、縦形二重拡散ＭＯＳＦＥＴのオン抵抗低減に関するものである。 ［従来の技術］ 従来の縦形二重拡散ＭＯＳＦＥＴとしては、第４図に示す構造が一般的である。すなわち、低比抵抗のＮ＋基板１と比較的比抵抗の高いＮ形エピタキシャル層２を有し、ゲート絶縁膜３の上に形成されたポリシリコンからなるゲート電極４をマスクとして、Ｐ形チャネル形成領域５ならびにＮ＋ソース領域６が二重拡散によって形成され、ゲート電極４の表面に層間絶縁膜７を形成しｐ形チャネル形成領域５ならびにＮ＋ソース領域６に接するようにソース電極８が形成され、Ｎ＋基板１の裏面にドレイン電極９が形成されている。 ［発明が解決しようとする課題］ このような構成の縦形二重拡散ＭＯＳＦＥＴでは、Ｐ形チャネル形成領域５とＮ形エピタキシャル層２、Ｎ＋基板１とによって形成されるＰ＋ＮＮ＋ダイオードで素子耐圧が決まり、所要の素子耐圧を得るためにＮ形エピタキシャル層２の不純物濃度と厚さを最適に設定した場合、Ｎ形エピタキシャル層２のＰ形チャネル形成領域５で挟まれた接合型ＦＥＴ部（ＪＦＥＴ部）１０の抵抗が大きくなり、オン抵抗が大きくなるという欠点を有していた。 本発明の目的は、従来の縦形二重拡散ＭＯＳＦＥＴにおける上述の欠点を改善し、素子耐圧を損なうことなくオン抵抗を低減できる縦形二重拡散ＭＯＳＦＥＴを提供することにある。」（第１頁右下欄１１行乃至第２頁左上欄２０行） 「［作用］ 第２図および第３図について後に詳述するように、本発明の上記２層構成のうちの比抵抗の低い層の厚さをチャネル形成領域の拡散深さよりも厚くしても、素子耐圧を従来と同等に保つことが可能であることが確認された。しかも一方では、この比抵抗の低い層の厚さを厚くするにつれて単位チップ面積当たりのオン抵抗を低減することが可能となる。 すなわち、本発明の構成は素子耐圧を損なうことなくオン抵抗の低減を可能にするものである。 ［実施例］ 第１図は、本発明による実施例である。同図において、１は第１の半導体層でＮ＋基板、２－１、２－２は第２の半導体層でそれぞれＮ形の第１エピタキシャル層およびＮ形の第２エピタキシャル層、３は第１の絶縁層でゲート酸化膜、４は第１の導電性層でポリシリコンよりなるゲート電極、５は第１の半導体領域でＰ形チャネル形成領域、６は第２の半導体領域でソースＮ＋領域、７は層間絶縁膜、８は第２の導電性層でＡｌソース電極、９は第３の導電性層でドレイン電極、１０はＪＦＥＴ部である。本発明による実施例では、第４図の従来の縦形二重拡散ＭＯＳＦＥＴにおけるＮ形エピタキシャル層２が、第１エピタキシャル層２－１および第２エピタキシャル層２－２の２層構成となっており、第１エピタキシャル層２－１は従来の縦形二重拡散ＭＯＳＦＥＴにおけるエピタキシャル層２と同一の不純物濃度を有し、第２エピタキシャル層２－２は第１エピタキシャル層２－１よりも高い不純物濃度を有し比抵抗が低い。 第２図は、素子耐圧の第２エピタキシャル層２－２の厚さへの依存性を示すものである。同図は第２エピタキシャル層２－２の不純物濃度が第１エピタキシャル層２－１の不純物濃度の２倍の場合の例で、第２エピタキシャル層２－２の厚さをＰ形チャネル形成領域５の拡散深さよりも厚くしても、素子耐圧を従来の縦形二重拡散ＭＯＳＦＥＴと同等に保つことができることを示している。ただし、ある一定の厚さを越えると、素子耐圧は急激な低下を示す。 第３図は、単位チップ面積当りのオン抵抗の第２エピタキシャル層２－２の厚さへの依存性を示すものである。第３図中に破線で示したのは、第２図において素子耐圧が急激に低下する第２エピタキシャル層２－２の厚さの境界を示すもので、許容される領域は破線から左の領域である。第３図で示されるように、第２エピタキシャル層２－２の厚さをＰ形チャネル形成領域５の拡散深さよりも深くし、かつ素子耐圧が低下しない範囲とすることによって、単位チップ面積当りのオン抵抗を従来の縦形二重拡散ＭＯＳＦＥＴに対して約２５％低減できる。」（第２頁右上欄１５行乃至第３頁左上欄７行） 上記記載から，引用文献４には以下の事項（以下，「引用文献４記載事項」という。）が記載されている。 「縦形二重拡散ＭＯＳＦＥＴにおけるＮ形エピタキシャル層２を，第１エピタキシャル層２－１および第２エピタキシャル層２－２の２層構成とし， 第１エピタキシャル層２－１は従来の縦形二重拡散ＭＯＳＦＥＴにおけるエピタキシャル層２と同一の不純物濃度とし， 第２エピタキシャル層２－２は第１エピタキシャル層２－１の２倍の濃度とし， 第２エピタキシャル層２－２の厚さをＰ形チャネル形成領域５の拡散深さよりも深くし，かつ素子耐圧が低下しない範囲とすることによって， 素子耐圧を従来の縦形二重拡散ＭＯＳＦＥＴと同等とし， 単位チップ面積当りのオン抵抗を従来の縦形二重拡散ＭＯＳＦＥＴに対して約２５％低減すること。」 ３　引用文献５について 当審拒絶理由で引用した引用文献５には，次の事項が記載されている。 「【技術分野】 【０００１】 本発明は、炭化珪素半導体装置およびその製造方法に関するものであり、特に、ゲート電極を有する炭化珪素半導体装置およびその製造方法に関するものである。」 「【０００５】 本発明はこのような課題に対応するためになされたものであって、その目的は、高い耐圧と低いオン抵抗とを有する炭化珪素半導体装置およびその製造方法を提供することである。」 「【００２１】 （実施の形態１） 図１に示すように、本実施の形態の炭化珪素半導体装置は、特に電力用半導体装置として適したＭＯＳＦＥＴ１００である。ＭＯＳＦＥＴ１００は、より具体的には縦型ＤｉＭＯＳＦＥＴ(Double-Implanted MOSFET)である。ＭＯＳＦＥＴ１００（炭化珪素半導体装置）は、エピタキシャル基板３９（炭化珪素基板）と、ボディ領域３２と、ソース領域３３と、コンタクト領域３４と、ゲート酸化膜４１（ゲート絶縁膜）と、ゲート電極４２と、層間絶縁膜４３と、ドレイン電極６１（第１の主電極）と、ソース電極５１（第２の主電極）と、ソース配線層５２とを有する。 【００２２】 エピタキシャル基板３９は裏面Ｐ１（第１の主面）および裏面Ｐ１と反対の上面Ｐ２（第２の主面）を有する。エピタキシャル基板３９には、ｎ型（第１の導電型）を付与する不純物、すなわちドナーが添加されている。エピタキシャル基板３９は、単結晶基板３０と、その上に設けられた炭化珪素層とを有する。この炭化珪素層は、ｎ型を有するドリフト領域３１を含む。ドリフト領域３１は、耐圧保持部３１ａ（第１の部分）と、ＪＦＥＴ部３１ｂ（第２の部分）と、表層部３１ｃ（第３の部分）とを有する。本実施の形態においてはＪＦＥＴ部３１ｂはイオン注入による不純物を含有する。なおこの炭化珪素層と単結晶基板３０との間にバッファ層が設けられてもよい。 【００２３】 矢印Ｚ（図１）に示される深さ方向における不純物濃度Ｎのプロファイル（図２）を参照して、耐圧保持部３１ａは、上面Ｐ２を基準にして深さ位置ｔ1（第１の深さ位置）よりも深くに配置されている。ＪＦＥＴ部３１ｂは、深さ位置ｔ1から深さ位置ｔ1よりも浅い深さ位置ｔ2（第２の深さ位置）まで配置されている。表層部３１ｃは深さ位置ｔ2から上面Ｐ２まで配置されている。深さ位置ｔ2は５ｎｍ程度以上１０ｎｍ程度以下であることが好ましい。言い換えれば、表層部３１ｃは５ｎｍ程度以上１０ｎｍ程度以下の厚さを有することが好ましい。 【００２４】 耐圧保持部３１ａ、ＪＦＥＴ部３１ｂおよび表層部３１ｃのそれぞれは不純物濃度Ｎ1～Ｎ3（第１～第３の不純物濃度）を有する。不純物濃度Ｎ2は不純物濃度Ｎ1よりも高い。不純物濃度Ｎ3は不純物濃度Ｎ1以上かつ不純物濃度Ｎ2未満である。不純物濃度Ｎ3は不純物濃度Ｎ2の８０％以下であることが好ましい。本実施の形態においては不純物濃度Ｎ3は不純物濃度Ｎ1よりも高い。 【００２５】 不純物濃度Ｎ1およびＮ3の各々は１×１０14ｃｍ-3程度以上１×１０17ｃｍ-3程度以下が好ましい。不純物濃度Ｎ2は６×１０15ｃｍ-3程度以上１×１０17ｃｍ-3程度以下が好ましい。たとえば、不純物濃度Ｎ1が５×１０15ｃｍ-3程度であり、不純物濃度Ｎ2が８×１０15ｃｍ-3程度であり、不純物濃度Ｎ3がそれらの間程度である。 【００２６】 ボディ領域３２はエピタキシャル基板３９の上面Ｐ２上に部分的に設けられている。ボディ領域３２には、ｐ型（第１の導電型と異なる第２の導電型）を付与する不純物、すなわちアクセプタが添加されている。この不純物は、たとえばアルミニウム（Ａｌ）またはホウ素（Ｂ）である。ボディ領域３２はＪＦＥＴ部３１ｂおよび表層部３１ｃの各々を挟んでいる。ボディ領域３２間の間隔（図１における横方向の寸法）は、たとえば１μｍ以上５μｍ以下である。 【００２７】 ボディ領域３２は、深さ位置ｔ1よりも浅く深さ位置ｔ2よりも深い深さ位置ｔmaxにアクセプタの濃度ピークＣＰを有する。濃度ピークＣＰにおける不純物濃度Ｎmaxは１×１０18ｃｍ-3程度以上であることが好ましい。不純物濃度Ｎmaxは不純物濃度Ｎ1～Ｎ3の各々の１００倍以上であることが好ましい。ボディ領域３２が達している深さ位置ｔ0は、たとえば０．５μｍ程度以上１μｍ程度以下である。」 「【００４４】 本実施の形態によれば、図２に示すように、ＪＦＥＴ部３１ｂの不純物濃度Ｎ2に比して耐圧保持部３１ａの不純物濃度Ｎ1が低くされている。これにより、耐圧保持部３１ａにおいて空乏層が延びやすくなる。よってエピタキシャル基板３９の絶縁破壊が抑制される。またエピタキシャル基板３９のＪＦＥＴ部３１ｂの不純物濃度Ｎ2に比して表層部３１ｃの不純物濃度Ｎ3が低くされていることで、表層部３１ｃにおいて空乏層が延びやすくなる。これにより表層部３１ｃに面するゲート酸化膜４１に印加される電界が小さくなる。よってゲート酸化膜４１の絶縁破壊が抑制される。つまりエピタキシャル基板３９およびゲート酸化膜４１の各々において絶縁破壊が抑制される。これによりＭＯＳＦＥＴ１００の耐圧を高めることができる。 【００４５】 またボディ領域３２は、図２に示すように、上面Ｐ２近傍（Ｚ＝０近傍）、すなわちチャネルとして機能する領域において、深さ位置ｔ1およびｔ2の間の部分に比して低い不純物濃度を有する。これによりチャネル移動度を高めることができる。またボディ領域３２は、深さ位置ｔ1およびｔ2の間の部分において、上面Ｐ２近傍に比して高い不純物濃度を有する。これによりパンチスルー現象を抑制することができる。 【００４６】 また耐圧保持部３１ａの不純物濃度Ｎ1に比してＪＦＥＴ部３１ｂの不純物濃度Ｎ2が高くされている。これにより、ボディ領域３２からＪＦＥＴ部３１ｂへの空乏層の延びを抑制することができる。よっていわゆるＪＦＥＴ抵抗が小さくなる。この空乏層の延びは、ボディ領域３２の濃度ピークＣＰが存在する深さ位置ｔmaxにおいて特に進行しやすい。本実施の形態によれば、深さ位置ｔmaxに不純物濃度の高いＪＦＥＴ部３１ｂが位置していることで、このような空乏層の延びを効果的に抑制することができる。よってＭＯＳＦＥＴ１００のオン抵抗を低くすることができる。 【００４７】 またエピタキシャル基板３９の表層部３１ｃが５ｎｍ以上の厚さを有する場合、表層部３１ｃに面するゲート酸化膜４１に印加される電界がより小さくされ得る。表層部３１ｃが１０ｎｍ以下の厚さを有する場合、表層部３１ｃに比して抵抗率の低いＪＦＥＴ部３１ｂがより浅い位置まで設けられるので、ＭＯＳＦＥＴ１００のオン抵抗をより低くすることができる。」 【図１】 【図２】 上記記載から次のことがいえる。 （１）「ボディ領域３２はＪＦＥＴ部３１ｂおよび表層部３１ｃの各々を挟んで」（【００２６】）おり，又，【図１】から，「ＪＦＥＴ部３１ｂ」の厚さＮ２は，「ボディ領域３２」の厚さより薄いこと。 そうすると，引用文献５には以下の事項（以下，「引用文献５記載事項」という。）が記載されている。 「高い耐圧と低いオン抵抗とを有する炭化珪素半導体装置を設けるために， ドリフト領域３１に，耐圧保持部３１ａ（第１の部分）と，ＪＦＥＴ部３１ｂ（第２の部分）と，表層部３１ｃ（第３の部分）とを有し， 耐圧保持部３１ａは，上面Ｐ２を基準にして深さ位置ｔ1（第１の深さ位置）よりも深くに配置され， ＪＦＥＴ部３１ｂは，深さ位置ｔ1から深さ位置ｔ1よりも浅い深さ位置ｔ2（第２の深さ位置）まで配置され， 表層部３１ｃは，深さ位置ｔ2から上面Ｐ２まで配置されおり， 耐圧保持部３１ａ，ＪＦＥＴ部３１ｂおよび表層部３１ｃのそれぞれは不純物濃度Ｎ1～Ｎ3（第１～第３の不純物濃度）を有し， エピタキシャル基板３９の絶縁破壊を抑制するために，不純物濃度Ｎ2に比して不純物濃度Ｎ1を低くし， ゲート酸化膜４１の絶縁破壊を抑制するために，不純物濃度Ｎ2に比して不純物濃度Ｎ3を低くし， ボディ領域３２は，ＪＦＥＴ部３１ｂおよび表層部３１ｃの各々を挟み， ＪＦＥＴ部３１ｂの厚さＮ２は，ボディ領域３２の厚さより薄く， ボディ領域３２は，パンチスルー現象を抑制するために，深さ位置ｔ1およびｔ2の間の部分において，上面Ｐ２近傍に比して高い不純物濃度を有し， ボディ領域３２は，深さ位置ｔ1，ｔ2の間に，アクセプタの濃度ピークＣＰが存在する深さ位置ｔmaxを有し，空乏層の延びを効果的に抑制するために，深さ位置ｔmaxに不純物濃度の高いＪＦＥＴ部３１ｂが位置すること。」 第５　対比 １　本願発明と引用発明を対比すると次のことがいえる。 （１）引用発明の「ｎ型」，「ｐ型」，「ｎ+型炭化珪素基板１」，「ｐ+型領域１２」，「ｐ型炭化珪素エピタキシャル層１３」，「ｎ+ソース領域１４」，「ｎウェル領域１６」，「ゲート絶縁膜１７」，「ゲート電極１８」，「ソース電極１９」，「ドレイン電極７」及び「炭化珪素半導体装置」は，それぞれ本願発明の「第１導電型」，「第２導電型」，「第１導電型の半導体基板」，「第２導電型の第１半導体領域」，「第１半導体領域よりも不純物濃度の低い第２導電型の第２半導体領域」，「第１導電型の第３半導体領域」，「第１導電型の第４半導体領域」，「ゲート絶縁膜」，「ゲート電極」，「第１電極」，「第２電極」及び「半導体装置」に相当する。 （２）引用発明の「ｎ+型炭化珪素基板１の主面上に堆積された，ｎ型炭化珪素エピタキシャル層２」と，本願発明の「前記半導体基板のおもて面に設けられた、前記半導体基板よりも不純物濃度の低い炭化珪素半導体からなる第１導電型の第１半導体層」及び「前記第１半導体層の、前記半導体基板側に対して反対側の表面に設けられた、前記第１半導体層よりも不純物濃度の高い炭化珪素半導体からなる第１導電型の第２半導体層」からなる半導体層は，「前記半導体基板のおもて面に設けられた、炭化珪素半導体からなる第１導電型の半導体層」である点で共通する。 （３）そうすると，本願発明と引用発明とは，以下の点で一致し，又相違する。 ［一致点］ 「炭化珪素半導体からなる第１導電型の半導体基板と， 前記半導体基板のおもて面に設けられた，炭化珪素半導体からなる第１導電型の半導体層と， 前記第１導電型の半導体層の，前記半導体基板側に対して反対側の表面層に選択的に設けられた第２導電型の第１半導体領域と， 前記第１半導体領域の，前記半導体基板側に対して反対側の表面に設けられた，前記第１半導体領域よりも不純物濃度の低い第２導電型の第２半導体領域と， 前記第２半導体領域の内部に選択的に設けられた第１導電型の第３半導体領域と， 前記第２半導体領域を貫通して，前記第第１導電型の半導体層の、前記第１半導体領域間に挟まれた部分に達する第１導電型の第４半導体領域と， 前記第２半導体領域の、前記第３半導体領域と前記第４半導体領域とに挟まれた部分の表面上に，ゲート絶縁膜を介して設けられたゲート電極と， 前記第２半導体領域および前記第３半導体領域に電気的に接続された第１電極と， 前記半導体基板の裏面に設けられた第２電極と， を備える， ことを特徴とする半導体装置。」 ［相違点１］ 「前記半導体基板のおもて面に設けられた、炭化珪素半導体からなる第１導電型の半導体層」について，本願発明は「前記半導体基板のおもて面に設けられた、前記半導体基板よりも不純物濃度の低い炭化珪素半導体からなる第１導電型の第１半導体層」及び「前記第１半導体層の、前記半導体基板側に対して反対側の表面に設けられた、前記第１半導体層よりも不純物濃度の高い炭化珪素半導体からなる第１導電型の第２半導体層」からなる半導体層であって，「前記第２半導体層の不純物濃度は１×１０16／ｃｍ3以上４×１０16／ｃｍ3未満」であり又，「前記第２半導体層の厚さは１μｍ以上４μｍ以下」であるのに対して，引用発明はそのようになっていない点。 ［相違点２］ 本願発明は「前記第２半導体層の、前記第１半導体領域間に挟まれた部分に設けられ、当該第２半導体層の残りの部分と前記第４半導体領域との間に挟まれて当該第４半導体領域と深さ方向に対向する、前記第２半導体層および前記第４半導体領域よりも不純物濃度が高い第１導電型の第５半導体領域」を備え，「前記第５半導体領域の厚さは、前記第１半導体領域の厚さよりも薄」く又，「前記第５半導体領域は、深さ方向に、前記第２半導体領域と前記第１半導体領域との界面から前記第１半導体領域よりも浅い深さに達する」のに対して，引用発明はそのようになっていない点。 第６　判断 １　以下各相違点について検討する。 （１）［相違点１］について 引用文献４記載事項に示されているように，素子耐圧を損なうことなくオン抵抗の低減を可能とするために，「Ｎ型エピタキシャル層２」を２層構成とし，上の層である「第２エピタキシャル層２－２」（本願発明の「第２半導体層」に相当する。）を，下の層である「第１エピタキシャル層２－１」（本願発明の「第１半導体層」に相当する。）のよりも高い（２倍）不純物濃度とすることは，公知の技術である。 引用発明においても，オン抵抗を低減することは当然求められる事項であるから，オン抵抗を低減するために，上記公知技術を採用し，本願発明の「前記半導体基板のおもて面に設けられた、前記半導体基板よりも不純物濃度の低い炭化珪素半導体からなる第１導電型の第１半導体層と、前記第１半導体層の、前記半導体基板側に対して反対側の表面に設けられた、前記第１半導体層よりも不純物濃度の高い炭化珪素半導体からなる第１導電型の第２半導体層」を備えるようにすることは，当業者が容易に想到することである。 また，引用文献４記載事項には，「第１エピタキシャル層２－１」は，従来の縦形二重拡散ＭＯＳＦＥＴにおけるエピタキシャル層２と同一の不純物濃度とし，「第２エピタキシャル層２－２」は，第１エピタキシャル層２－１の２倍の濃度とすることが示されているから，引用発明に上記公知技術を適用したときに，本願発明の「第２半導体層」に相当する構成の不純物濃度を，引用発明の「ｎ型炭化珪素エピタキシャル層２」の不純物濃度の２倍，即ち，１．８×１０１６ｃｍ－３×２＝３．６×１０１６ｃｍ－３とし，本願発明の「前記第２半導体層の不純物濃度は１×１０16／ｃｍ3以上４×１０16／ｃｍ3未満」と同様の不純物濃度とすることは，当業者が容易に為し得ることである。 また，引用文献４記載事項に示されているように，素子耐圧を従来の縦形二重拡散ＭＯＳＦＥＴと同等とし，単位チップ面積当りのオン抵抗を従来の縦形二重拡散ＭＯＳＦＥＴに対して低減するために，「第２エピタキシャル層２－２」の厚さをどのようにするかは，当業者が適宜決定する事項であるから，本願発明の「前記第２半導体層の厚さは１μｍ以上４μｍ以下」と同様の厚さとすることに格別の困難性は認められない。 （２）［相違点２］について ア　引用文献５記載事項に示されているように， 「高い耐圧と低いオン抵抗とを有する炭化珪素半導体装置を設けるために， ドリフト領域３１に，耐圧保持部３１ａ（第１の部分）と，ＪＦＥＴ部３１ｂ（第２の部分）と，表層部３１ｃ（第３の部分）とを有し， 耐圧保持部３１ａは，上面Ｐ２を基準にして深さ位置ｔ1（第１の深さ位置）よりも深くに配置され， ＪＦＥＴ部３１ｂは，深さ位置ｔ1から深さ位置ｔ1よりも浅い深さ位置ｔ2（第２の深さ位置）まで配置され， 表層部３１ｃは，深さ位置ｔ2から上面Ｐ２まで配置されおり， 耐圧保持部３１ａ，ＪＦＥＴ部３１ｂおよび表層部３１ｃのそれぞれは不純物濃度Ｎ1～Ｎ3（第１～第３の不純物濃度）を有し， エピタキシャル基板３９の絶縁破壊を抑制するために，不純物濃度Ｎ2に比して不純物濃度Ｎ1を低くし， ゲート酸化膜４１の絶縁破壊を抑制するために，不純物濃度Ｎ2に比して不純物濃度Ｎ3を低くし， ボディ領域３２は，ＪＦＥＴ部３１ｂおよび表層部３１ｃの各々を挟み， ＪＦＥＴ部３１ｂの厚さＮ２は，ボディ領域３２の厚さより薄く，（［相違点２］に係る「前記第５半導体領域の厚さは、前記第１半導体領域の厚さよりも薄」くすることに相当する。） ボディ領域３２は，パンチスルー現象を抑制するために，深さ位置ｔ1およびｔ2の間の部分において，上面Ｐ２近傍に比して高い不純物濃度を有し， ボディ領域３２は，深さ位置ｔ1，ｔ2の間に，アクセプタの濃度ピークＣＰが存在する深さ位置ｔmaxを有し，空乏層の延びを効果的に抑制するために，深さ位置ｔmaxに不純物濃度の高いＪＦＥＴ部３１ｂが位置すること。」 は，公知の技術である。 引用発明においても，高い耐圧と低いオン抵抗とすることは，当然求められる事項であるから，引用発明に，上記公知技術を適用することは，当業者が容易に想到することである。 そうすると，［相違点２］に係る「前記第２半導体層の、前記第１半導体領域間に挟まれた部分に設けられ、当該第２半導体層の残りの部分と前記第４半導体領域との間に挟まれて当該第４半導体領域と深さ方向に対向する、前記第２半導体層および前記第４半導体領域よりも不純物濃度が高い第１導電型の第５半導体領域」を備えるようにすることに格別の困難性は認められない。 その際に，［相違点２］に係る「前記第５半導体領域の厚さは、前記第１半導体領域の厚さよりも薄」くすることも，上記公知技術に示されている。 イ　次に，本件補正により加えられた技術的事項である，［相違点２］に係る「前記第５半導体領域は、深さ方向に、前記第２半導体領域と前記第１半導体領域との界面から前記第１半導体領域よりも浅い深さに達する」ことについて検討する。 当該技術的事項の補正の根拠として，請求人は平成３１年３月２５日に提出された意見書において，「補正後の請求項１は、補正前の請求項１、段落［００４８］、図１等の記載に基づくものです。」としている。 そして，段落【００４８】には，以下の記載がある。 「【００４８】 以上の９段の多段イオン注入の例においては、ｐ型ベース領域４の表面から深さ方向に増加する不純物濃度分布を有し、かつ３．５×１０16／ｃｍ3の平均不純物濃度を有するｎ型領域がｐ型ベース領域４の表面から０．７５μｍの厚さ（深さ）で形成される。このため、ｎ型高濃度領域２ｃの不純物濃度および厚さｔ２はそれぞれ６．５×１０16／ｃｍ3および０．２５μｍとなる。すなわち、９段の多段イオン注入によって形成される上記ｎ型領域の、第２ｎ型炭化珪素エピタキシャル層２ｂ内にあたる部分（ｐ型ベース領域４の表面から０．５μｍから０．７５μｍまでの深さの部分）がｎ型高濃度領域２ｃとなる。」 上記記載によると，本願発明の「第１導電型の第４半導体領域」及び「第１導電型の第５半導体領域」は，「ｐ型ベース領域４の表面から深さ方向に増加する不純物濃度分布を有し、かつ３．５×１０16／ｃｍ3の平均不純物濃度を有するｎ型領域がｐ型ベース領域４の表面から０．７５μｍの厚さ（深さ）で形成され」た領域であって，そのうちの「ｎ型高濃度領域２ｃの不純物濃度および厚さｔ２はそれぞれ６．５×１０16／ｃｍ3および０．２５μｍとなる」領域を，本願発明の「第１導電型の第５半導体領域」としたものである。 そして，本願発明の「第２導電型の第２半導体領域」（Ｐ型ベース領域４）の厚さは，０．５μｍ（段落【００４３】）であるから，本願発明は，９段の多段イオン注入によって形成されたｐ型ベース領域４の表面から深さ方向に増加する不純物濃度分布のうちの，「ｐ型ベース領域４」と「ｐ+型ベース領域３」の界面より「ｎ+型炭化珪素基板１」側の領域を，「第１導電型の第５半導体領域」（ｎ型高濃度領域２ｃ）としたものである。 してみると，引用発明に引用文献５記載事項を適用した際，引用発明は，引用文献５記載事項の「ボディ領域３２は，深さ位置ｔ1，ｔ2の間に，アクセプタの濃度ピークＣＰが存在する深さ位置ｔmaxを有し，空乏層の延びを効果的に抑制するために，深さ位置ｔmaxに不純物濃度の高いＪＦＥＴ部３１ｂが位置する」ことと同様の構成を持つこととなるから，引用発明の「ｐ+型領域１２」の間に，本願発明の「第５半導体領域」に相当する構成を備えることとなる。そして，引用発明の本願発明の「第５半導体領域」に相当する構成は，「ｐ型ベース領域４」と「ｐ+型ベース領域３」の界面より「ｎ+型炭化珪素基板１」側の領域となる。 また，「ｐ型ベース領域４」と「ｐ+型ベース領域３」の界面の「ｎ+型炭化珪素基板１」側の反対の領域は，引用文献５記載事項の「表層部３１ｃ」に相当する構成を有しているから，引用発明に引用文献５記載事項の公知技術を適用した際に，引用発明の本願発明の「第５半導体領域」に相当する構成より，その平均不純物濃度は低くなる。 してみると，引用発明に，引用文献５記載事項の公知技術を適用した際に，本願発明の「前記第５半導体領域は、深さ方向に、前記第２半導体領域と前記第１半導体領域との界面から前記第１半導体領域よりも浅い深さに達する」構成となることは，当業者にとって明らかである。 ウ　［相違点２］についてのまとめ してみると，引用発明に引用文献５記載事項の公知技術を適用し，［相違点２］に係る構成を備えるようにすることは，当業者が容易に為し得たものである。 （３）そして，これらの相違点を総合的に勘案しても，本願発明の奏する作用効果は，引用発明及び引用文献４及び５に記載された技術の奏する作用効果から予測される範囲内のものにすぎず，格別顕著なものということはできない。 なお，平成３１年３月２５日に提出された意見書「（２－３）拒絶理由について」において，請求人は，本願発明は「第１半導体領域と第５半導体領域との間のｐｎ接合からベース領域（第１，２半導体領域）内に空乏層が広がらず、短チャネル化を抑制することができます。」という効果を主張しているが，炭化珪素半導体である本願発明において，「短チャネル化を抑制することができ」るという効果は，本願明細書に記載されておらず，その記載から当業者が推論できるものでもないから，請求人の上記主張は採用できない。 第６　むすび 以上のとおり，本願発明は，引用発明及び引用文献４，５に記載された技術に基づいて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により，特許を受けることができない。 したがって，他の請求項に係る発明について検討するまでもなく，本願は拒絶されるべきものである。 よって，結論のとおり審決する。