2017-008753

特願２０１２－１０９１７７「半導体装置」拒絶査定不服審判事件〔平成２４年１２月２７日出願公開，特開２０１２－２５６８７５，請求項の数（２）〕について，次のとおり審決する。

【結　論】 原査定を取り消す。 本願の発明は，特許すべきものとする。

【理　由】 第１　手続の経緯 本願は，平成２４年５月１１日の出願（国内優先権主張　平成２３年５月１３日，以下，左の日を「本願優先日」という。）であって，その手続の経緯は以下のとおりである。 平成２７年　２月１８日　審査請求・手続補正書・上申書 平成２８年　３月１１日　拒絶理由通知 平成２８年　３月２４日　意見書・手続補正書 平成２８年　８月３１日　最後の拒絶理由通知 平成２８年１０月１８日　意見書・手続補正書 平成２９年　３月２１日　補正の却下の決定（平成２８年１０月１８日付けの手続補正に対して）・拒絶査定（以下，「原査定」という。） 平成２９年　６月１５日　審判請求・手続補正書 平成２９年１１月１４日　拒絶理由通知（以下，「当審拒絶理由通知」という。） 平成２９年１２月２５日　意見書・手続補正書 第２　原査定の概要 原査定の概要は次のとおりである。 （進歩性）この出願の下記の請求項に係る発明は，その出願前に日本国内又は外国において，頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。 記　　　（引用文献等については引用文献等一覧参照） ●理由（進歩性）について ・請求項　１－３ ・引用文献等　Ａ－Ｄ ・備考 （請求項１，２について） 引用文献Ａ（全文全図，特に図１，図１３，図１６）には，直列に接続された「トランジスタＴＲ３」（第１のトランジスタに相当）と「トランジスタＴＲ２」（第２のトランジスタに相当）とを有する半導体装置が記載されている。 引用文献Ａの「トランジスタＴＲ２」は，ゲート電極をソース電極側にシフトすることで寄生容量を調整しており，ゲート電極とドレイン電極とはほぼ重なり合う程度までシフトできることが記載されている（段落［００３５］－段落［００３７］）。 引用文献Ａは，「トランジスタＴＲ２」のゲート電極をシフトさせるものであるため，「トランジスタＴＲ３」については図１６に記載されているような従来構造のソース電極及びドレイン電極がゲート電極と重なるような構造をしているものと認められ，また，例えそうでなくても，そのような構造とすることに当業者にとって特別な困難性は認められない。 引用文献Ａのゲート電極は，上述のとおりドレイン電極とほぼ重なり合う程度までシフトできるものであり，完全にオフセットできることまでは明確に記載されていないが，引用文献Ｂ（段落［００８９］，図９），引用文献Ｃ（段落［０１４６］－段落［０１４８］，図９）に記載されているようにオフセット構造として寄生容量を低減させることは周知技術であるため，引用文献Ａにおけるゲート電極のシフトを，オフセットする位置まで行うことは当業者が容易に行えたことである。 引用文献Ａは「ソース電圧Ｖｓの上昇と連動して，トランジスタＴＲ２のゲート電圧Ｖｇも上昇する」（段落［００４１］）ものであるから，ブートストラップ動作を行うものと認められ，このようなブートストラップ動作を行う回路を，インバータに応用することは引用文献Ｄ（段落［００９５］－段落［０１０２］）に記載されているように，当業者が容易になし得たことである。 （請求項２について） 引用文献Ｄ（段落［０１０９］－段落［０１２０］）には，ブートストラップ動作を行う回路を用いたインバータを，バッファ回路に応用することが記載されている。 （請求項３について） 引用文献Ｃ（段落［０１４７］）に記載されているように，薄膜トランジスタの活性層に酸化物半導体を用いることは周知技術であるため，引用文献Ａに当該周知技術を用いることは，当業者が容易になし得たことである。 ＜引用文献等一覧＞ Ａ.特開２００５－１８９６７３号公報 Ｂ.特開２０１１－０７７２８３号公報（後記「引用文献２」と同じ） Ｃ.特開２０１０－２３２６４５号公報 Ｄ.特開２００９－１８８７４８号公報（後記「引用文献１」と同じ） 第３　当審拒絶理由の概要 当審拒絶理由通知の概要は以下のとおりである。 （進歩性）この出願の下記の請求項に係る発明は，その出願前に日本国内又は外国において，頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。 記　　　（引用文献等については引用文献等一覧参照） ・理由　（進歩性） ・請求項　１ ・引用文献　１～３ ・備考 引用文献１の，特に【００９５】～【０１０２】及び図８，【０００９】～【００１１】及び図５５には，２つのｎチャネルトランジスタ（ＴＲｎ＿２３，ＴＲｎ＿２４，またはＱｎ＿１，Ｑｎ＿２）で構成され，一つのトランジスタ（ＴＲｎ＿２３またはＱｎ＿１）のドレイン電極又は他のトランジスタのソース電極（ＴＲｎ＿２４またはＱｎ＿２）から電位を出力するインバータ回路が記載されており，【００４１】には，インバータ回路はＴＦＴから構成し得る事が記載されているので，引用文献１には，２つのｎチャネルＴＦＴ（ＴＲｎ＿２３，ＴＲｎ＿２４，またはＱｎ＿１，Ｑｎ＿２）で構成され，一つのＴＦＴ（ＴＲｎ＿２３またはＱｎ＿１）のドレイン電極又は他のＴＦＴのソース電極（ＴＲｎ＿２４またはＱｎ＿２）から電位を出力するインバータ回路が開示されている。 また，引用文献２の，特に，【００８６】～【００９０】及び図９には，ＴＦＴにおいて，トランジスタのゲート電極のチャネル方向の端面は，ソース電極とドレイン電極の間隙と重なる領域と，トランジスタのソース電極と重なる領域を有するＴＦＴ構造が記載され，特に，【００８９】には，当該ＴＦＴ構造はドレイン側の寄生容量が小さくなる利点について記載されている。 さらに，引用文献３の，特に，【００７７】～【００９１】及び図９には，酸化物半導体を用いたｎチャネルトランジスタのＴＦＴから構成されるインバータにおいて，一のトランジスタのソース電極と他のトランジスタのドレイン電極が一体化して形成された電極構造（特に，図９において電極２１５ｂを参照のこと）が開示されている。 したがって，引用文献１に開示されたインバータ回路において，当業者であれば通常配慮するインバータ回路を含めた回路特性の高速化等のための寄生容量の低減化やプロセス簡略化に配慮して，引用文献２に開示されたＴＦＴ構造及び引用文献３に開示された電極構造を採用する事は，当業者が容易に想到し得た事項である。 ・理由　（進歩性） ・請求項　２ ・引用文献　１～３ ・備考 引用文献１の，特に，【０１０９】～【０１２０】及び図１０～１３には，インバータ回路４３Ｂを含むバッファ回路４３が記載されており，インバータ回路４３Ｂは，請求項１において先述したインバータ回路の回路構成を取り得ることが記載されているから（特に，【０１１５】参照），【００４１】のインバータ回路はＴＦＴから構成し得る事が記載を考慮すると，引用文献１には，インバータ回路を構成するトランジスタと同様な回路構成である２つのｎチャネルトランジスタ（ＴＲｎ＿２３，ＴＲｎ＿２４，またはＱｎ＿１，Ｑｎ＿２）で構成され，一つのトランジスタ（ＴＲｎ＿２３またはＱｎ＿１）のドレイン電極又は他のトランジスタのソース電極（ＴＲｎ＿２４またはＱｎ＿２）から電位を出力する構成を含むＴＦＴのバッファ回路が記載されている。 したがって，引用文献１に開示されたバッファ回路において，当業者であれば通常配慮するバッファ回路を含めた回路特性の高速化等のための寄生容量の低減化やプロセス簡略化に配慮して，引用文献２に開示されたＴＦＴ構造及び引用文献３に開示された電極構造を採用する事は，当業者が容易に想到し得た事項である。 引　用　文　献　等　一　覧 １．特開２００９－１８８７４８号公報 ２．特開２０１１－７７２８３号公報 ３．特開２０１１－８６９２９号公報 第４　本願発明 本願請求項１及び２に係る発明（以下，「本願発明１」及び「本願発明２」という。）は，平成２９年１２月２５日付けの手続補正で補正された特許請求の範囲に記載された事項により特定される発明であり，以下のとおりの発明である。 「【請求項１】 第１のトランジスタと，第２のトランジスタと，を有し， 前記第１のトランジスタ及び前記第２のトランジスタは，ｎチャネル型トランジスタであり， 前記第１のトランジスタのドレイン電極は，前記第２のトランジスタのソース電極と一体化されており， 前記第１のトランジスタのドレイン電極又は前記第２のトランジスタのソース電極から電位を出力するインバータ回路を有する半導体装置であって， 前記第１のトランジスタのゲート電極のチャネル長方向の端面の一方は，前記第１のトランジスタのソース電極と重なる領域を有し，他方は，前記第１のトランジスタのドレイン電極と重なる領域を有し， 前記第２のトランジスタのゲート電極のチャネル長方向の端面の一方は，前記第２のトランジスタのソース電極とドレイン電極の間隙と重なる領域を有し，他方は，前記第２のトランジスタのソース電極と重なる領域と，を有し， 前記第１のトランジスタのゲート電極と，前記第１のトランジスタのドレイン電極とが重なる領域のチャネル長方向の幅は，前記第２のトランジスタのゲート電極と，前記第２のトランジスタのソース電極とが重なる領域のチャネル長方向の幅よりも小さいことを特徴とする半導体装置。 【請求項２】 第１のトランジスタと，第２のトランジスタと，を有し， 前記第１のトランジスタ及び前記第２のトランジスタは，ｎチャネル型トランジスタであり， 前記第１のトランジスタのドレイン電極は，前記第２のトランジスタのソース電極と一体化されており， 前記第１のトランジスタのドレイン電極又は前記第２のトランジスタのソース電極から電位を出力するバッファ回路を有する半導体装置であって， 前記第１のトランジスタのゲート電極のチャネル長方向の端面の一方は，前記第１のトランジスタのソース電極と重なる領域を有し，他方は，前記第１のトランジスタのドレイン電極と重なる領域を有し， 前記第２のトランジスタのゲート電極のチャネル長方向の端面の一方は，前記第２のトランジスタのソース電極とドレイン電極の間隙と重なる領域を有し，他方は，前記第２のトランジスタのソース電極と重なる領域と，を有し， 前記第１のトランジスタのゲート電極と，前記第１のトランジスタのドレイン電極とが重なる領域のチャネル長方向の幅は，前記第２のトランジスタのゲート電極と，前記第２のトランジスタのソース電極とが重なる領域のチャネル長方向の幅よりも小さいことを特徴とする半導体装置。」 第５　引用文献，引用発明等 １　原査定の引用文献Ａについて 原査定で引用された，特開２００５－１８９６７３号公報には，図面とともに，次の記載がある。（下線は当審において付加した。以下同じ。） ア「【００３３】 以下，適宜図面を参照しながら本発明の実施例を詳述する。 【実施例１】 【００３４】 （１）実施例の構成 図１は，図１６との対比により本発明の実施例に係るディスプレイ装置に適用されるトランジスタを示す断面図である。この実施例に係るディスプレイ装置においては，有機ＥＬ素子の駆動に係るトランジスタＴＲ２，このトランジスタＴＲ２のゲートを信号線ＳＩＧに接続するトランジスタＴＲ１が，この図１に示す構成により作成される点を除いて，図１３について上述したディスプレイ装置２１と同一に構成されることにより，以下においては，図１３の構成を流用して説明し，重複した説明は省略する。 【００３５】 このディスプレイ装置においては，有機ＥＬ素子１２を駆動するトランジスタＴＲ２のゲート電極４２がソース電極４７側にシフトして形成され，これによりゲート電極４２がソース電極４７側に偏って形成されるようになされている。これによりこのトランジスタＴＲ２は，このようにゲート電極４２をソース電極４７側に偏らせた分，従来に比してゲートソース間の寄生容量Ｃｐｇｓが増大し，またこれとは逆にゲートドレイン間の寄生容量Ｃｐｇｄが減少するようになされている。これによりこのディスプレイ装置では，（３）式，右辺の分子の値が従来に比して増大し，またこの分母の値が従来に比して減少し，その分，従来に比してソース電圧の上昇に十分に追従させてゲート電圧を立ち上げ，ゲートソース間電圧Ｖｇｓの変化を低減できるようになされている。 【００３６】 またこのディスプレイ装置においては，この有機ＥＬ素子１２を駆動するトランジスタＴＲ２のゲートを信号線ＳＩＧに接続するトランジスタＴＲ１について，ゲート電極４２がトランジスタＴＲ２のゲート側とは逆側の電極４７側にシフトして形成され，これによりゲート電極４２がトランジスタＴＲ２のゲート側とは逆側の電極４７側に偏って形成されるようになされている。これによりこの信号線用のトランジスタＴＲ１においては，トランジスタＴＲ２のゲートに付加される寄生容量Ｃｐｗｓが従来に比して小さくなるように設定され，これによっても従来に比してソース電圧の上昇に十分に追従させてゲート電圧を立ち上げ，ゲートソース間電圧Ｖｇｓの変化を低減できるようになされている。」 【００３７】 なお，このようなゲート電極４２のシフトは，それぞれトランジスタＴＲ１，ＴＲ２がトランジスタとしての機能を損なわない範囲で実行し得，ドレイン電極４６側においては，ドレイン電極４６のチャンネル領域側端と，ゲート電極４２のドレイン電極４６側端とがほぼ重なり合う程度までシフトさせることができる。」 イ「【００４１】 すなわち各画素２３においては，このようにして信号線ＳＩＧの信号レベルにより信号レベル保持用のコンデンサＣ２の端子電圧を設定すると，トランジスタＴＲ１による信号線とトランジスタＴＲ２のゲートとの接続が絶たれ，続いてトランジスタＴＲ３がオフ状態に切り換わり，これによりトランジスタＴＲ２のソースがアースから切り離される。これにより各画素２３においては，信号レベル保持用のコンデンサＣ２の端子間電圧によるゲートソース電圧ＶｇｓによりトランジスタＴＲ２で有機ＥＬ素子１２の駆動が開始され，トランジスタＴＲ２のソース電圧Ｖｓが上昇する。また信号レベル保持用のコンデンサＣ２にゲートソース間電圧Ｖｇｓが保持されていることにより，このソース電圧Ｖｓの上昇と連動して，トランジスタＴＲ２のゲート電圧Ｖｇも上昇する。」 ウ　図１３には，以下の事項が記載されていると認められる。 「トランジスタＴＲ２」と「トランジスタＴＲ３」とが直列接続した半導体装置。 ２　原査定の引用文献Ｂについて 原査定で引用された，特開２０１１－７７２８３号公報は，後記の当審拒絶理由通知で引用された引用文献２と同じ文献であるから，後記６を参照のこと。 ３　原査定の引用文献Ｃについて 原査定で引用された，特開２０１０－２３２６４５号公報には，図面とともに，次の記載がある。 ア「【０１４６】 また，本実施の形態においては，ソース電極として機能する導電層１０６ａおよびドレイン電極として機能する導電層１０６ｂと，ゲート電極として機能する導電層１２６ａの一部が重畳するように導電層１０６ａ，導電層１０６ｂ，導電層１２６ａを形成しているが，半導体層１１８ａの一部の導電性を高めることができる場合には，導電層１０６ａまたは導電層１０６ｂと，導電層１２６ａとを重畳させない構成としても良い（図９（Ａ），図９（Ｂ）参照）。この場合，少なくとも導電層１０６ａまたは導電層１０６ｂと，導電層１２６ａとが重畳しない領域１６０の導電性を高めることになる。図９中において，領域１６０は，半導体層１１８ａの導電層１０６ａと隣接する領域または導電層１０６ｂと隣接する領域にあたる。なお，領域１６０は，導電層１２６ａと重畳しても良いし，重畳しなくとも良い。また，領域１６０は，導電層１０６ａまたは導電層１０６ｂと重畳する領域であることが好ましいが，この限りではない。 【０１４７】 半導体層１１８ａに酸化物半導体材料を用いる場合において，領域１６０の導電性を高める方法としては，例えば，水素を選択的に添加する方法がある。半導体層として酸化物半導体材料を用いない場合には，その材料にあわせて導電性を高める方法を選択すればよい。例えば，シリコン系の材料を用いて半導体層１１８ａを形成する場合には，リンやボロンなど，所定の導電性を付与する不純物元素を添加すればよい。 【０１４８】 このように，導電層１０６ａまたは導電層１０６ｂと，導電層１２６ａとを重畳させない構成とすることにより，導電層１０６ａ（または導電層１０６ｂ）と導電層１２６ａとの重畳に起因する寄生容量を低減することができる。つまり，半導体装置の特性向上という課題を解決することができる。」 イ　図９には，以下の事項が記載されていると認められる。 寄生容量を低減するためにオフセット構造を有するＴＦＴ。 ４　原査定の引用文献Ｄについて 原査定で引用された，特開２００９－１８８７４８号公報は，後記の当審拒絶理由通知で引用された引用文献１と同じ文献であるから，後記５を参照のこと。 ５　当審拒絶理由通知で引用された引用文献１について 当審拒絶理由通知で引用された，特開２００９－１８８７４８号公報には，図面とともに，次の記載がある。 ア「【０００９】 図５５の（Ａ）は，所謂ブートストラップ動作を利用したインバータ回路の回路図である。図５５の（Ｂ）及び（Ｃ）は，図５５の（Ａ）に示す回路の動作を説明するための模式的なタイミングチャートである。このインバータ回路においても，出力電圧ＶOUT2の値はトランジスタＱn_1のオン抵抗の値とトランジスタＱn_2の抵抗値との分圧比によって定まるので，出力電圧ＶOUT2は完全なローレベルとはならない。しかしながら，このインバータ回路は，３つのｎチャネル型トランジスタＱn_1，Ｑn_2，Ｑn_3から構成されており，期間Ｔ1，Ｔ3において出力を完全なハイレベル（Ｖdd）とすることができる。トランジスタＱn_1の一方のソース／ドレイン領域はトランジスタＱn_2の一方のソース／ドレイン領域と接続され，出力端子を構成する。トランジスタＱn_2のゲート電極はトランジスタＱn_3の一方のソース／ドレイン領域に接続されており，ノードＡを構成する。トランジスタＱn_3がオン状態からオフ状態になると，ノードＡは浮遊状態となる。トランジスタＱn_3のゲート電極はトランジスタＱn_3の他方のソース／ドレイン領域に接続されている。トランジスタＱn_1の他方のソース／ドレイン領域には電圧Ｖssが印加される。トランジスタＱn_2の他方のソース／ドレイン領域には電圧Ｖddが印加され，トランジスタＱn_3の他方のソース／ドレイン領域にも電圧Ｖddが印加される。トランジスタＱn_1のゲート電極には入力信号ＩＮが印加される。 【００１０】 尚，トランジスタＱn_2のゲート電極と一方のソース／ドレイン領域との間，または，トランジスタＱn_2のゲート電極と他方のソース／ドレイン領域との間，あるいはこれら両方にブートストラップ容量としての容量部が接続される場合もある。図５５の（Ａ）に示す回路にあっては，トランジスタＱn_2のゲート電極と一方のソース／ドレイン領域との間にブートストラップ容量としての容量部Ｃapが接続されている。容量部Ｃapは，例えば，絶縁層を挟んだ導電層から構成することもできるし，所謂ＭＯＳ容量部として構成することもできる。 【００１１】 入力信号ＩＮがローレベルからハイレベルになると，トランジスタＱn_1はオフ状態からオン状態となり出力電圧ＶOUT2はローレベルに向かう。これに伴いノードＡの電位も低下する。そして，ノードＡとトランジスタＱn_3のゲート電極との電位差がトランジスタＱn_3の閾値電圧Ｖth_3に達すると，トランジスタＱn_3はオフ状態となる。従って，図５５の（Ｂ）に示すように，期間Ｔ2におけるノードＡの電位ＶA2は（Ｖdd－Ｖth_3）であり，ノードＡは浮遊状態にある。期間Ｔ3において入力信号ＩＮがハイレベルからローレベルになると，トランジスタＱn_1はオン状態からオフ状態となり，インバータ回路の出力電圧はローレベルからハイレベルへと向かう。ノードＡは浮遊状態にあるので，ノードＡの電位はインバータ回路の出力電圧に倣って上昇し，期間Ｔ3における電位ＶA3はハイレベル（Ｖdd）を越える。そして（ＶA3－Ｖdd）の値がトランジスタＱn_2の閾値電圧Ｖth_2の値を超えるように設定されていれば，期間Ｔ3においてインバータ回路の出力電圧ＶOUT3は完全なハイレベル（Ｖdd）に達する。尚，図５５の（Ｃ）に示すように，期間Ｔ2において入力信号ＩＮの値がトランジスタＱn_1の閾値電圧Ｖth_1を超えれば，インバータ回路の出力はハイレベルからローレベルへと向かう。従って，図５３の（Ａ）や図５４の（Ａ）に示す回路と同様に，図５５の（Ａ）に示す回路はレベルシフタとしても動作する。」 イ「【００４１】 本発明のインバータ回路，本発明のシフトレジスタ回路，本発明の否定論理積回路，本発明の否定論理和回路（以下，これらを総称して，単に，本発明の回路と呼ぶ場合がある）は，ｎチャネル型のトランジスタから構成されていてもよい。あるいは又，ｐチャネル型のトランジスタから構成されていてもよい。トランジスタは，薄膜トランジスタ（ＴＦＴ）であってもよいし，半導体基板等に形成されたトランジスタであってもよい。トランジスタの構造は特に限定するものではない。以下の説明においては，トランジスタはエンハンスメント型であるとして説明するが，これに限るものではない。動作上支障がなければ，デプレッション型のトランジスタを用いることもできる。また，トランジスタはシングルゲート型であってもよいし，デュアルゲート型であってもよい。 【００４２】 後述する実施例にあっては，背景技術で説明したと同様に，インバータ回路，シフトレジスタ回路，否定論理和回路，否定論理積回路はｎチャネル型トランジスタから構成されているとして説明する。」 ウ「【実施例２】 【００９５】 実施例２も，本発明のインバータ回路に関する。図８の（Ａ）は，実施例２に係るインバータ回路２０の回路図である。図８の（Ｂ）は，図８の（Ａ）に示すインバータ回路２０の動作を説明するための模式的なタイミングチャートである。 【００９６】 実施例２のインバータ回路２０も，同一導電型のトランジスタから成るインバータ回路であって，インバータ回路２０は否定論理構成部１１と出力回路部２２とから構成されている。出力回路部２２は同一導電型の２つのトランジスタから構成されている。出力回路部２２を構成する２つのトランジスタを，第１出力トランジスタＴＲn_11，及び，第２出力トランジスタＴＲn_12と表すとき，第１出力トランジスタＴＲn_11の一方のソース／ドレイン領域と第２出力トランジスタＴＲn_12の一方のソース／ドレイン領域とは接続されている。第２出力トランジスタＴＲn_12のゲート電極は，否定論理構成部１１の出力側に接続されている。第１出力トランジスタＴＲn_11の他方のソース／ドレイン領域には第１電圧Ｖss1が印加され，第２出力トランジスタＴＲn_12の他方のソース／ドレイン領域には第２電圧Ｖdd1が印加され，第１出力トランジスタＴＲn_11のゲート電極，及び，否定論理構成部１１の入力側には，入力信号ＩＮが印加される。第２出力トランジスタＴＲn_12のゲート電極と否定論理構成部１１の出力側の接続部を符号Ｂで示す。 【００９７】 実施例１において説明したと同様に，否定論理構成部１１は種々の構成をとり得る。否定論理構成部１１（符号１１Ａ乃至１１Ｅ）の構成及び動作は，実施例１において説明したと同様であるので，説明を省略する。 【００９８】 実施例２のインバータ回路２０にあっては，出力回路部２２は，更に，同一導電型の２つのトランジスタを備えている。これら２つのトランジスタを，第３出力トランジスタＴＲn_23，及び，第４出力トランジスタＴＲn_24と表すとき，第３出力トランジスタＴＲn_23の一方のソース／ドレイン領域と第４出力トランジスタＴＲn_24の一方のソース／ドレイン領域とは接続されている。第４出力トランジスタＴＲn_24のゲート電極は，第１出力トランジスタＴＲn_11の一方のソース／ドレイン領域と第２出力トランジスタＴＲn_12の一方のソース／ドレイン領域とに接続されている。第３出力トランジスタＴＲn_23の他方のソース／ドレイン領域には第１電圧Ｖss1が印加され，第４出力トランジスタＴＲn_24の他方のソース／ドレイン領域には第２電圧Ｖdd1が印加される。第３出力トランジスタＴＲn_23のゲート電極には入力信号ＩＮが印加される。第１出力トランジスタＴＲn_11及び第３出力トランジスタＴＲn_23をオフ状態とする入力信号ＩＮが印加されたとき，第４出力トランジスタＴＲn_24のゲート電極には，ブートストラップ動作により第４出力トランジスタＴＲn_24のオン状態を維持するのに足りる電圧が印加される。第１出力トランジスタＴＲn_11及び第３出力トランジスタＴＲn_23をオン状態とする入力信号ＩＮが印加されたとき，第４出力トランジスタＴＲn_24のゲート電極には，第４出力トランジスタＴＲn_24のオフ状態を維持するのに足りる電圧が印加される。出力信号ＯＵＴは，第３出力トランジスタＴＲn_23の一方のソース／ドレイン領域と第４出力トランジスタＴＲn_24の一方のソース／ドレイン領域との接続部から出力される。 【００９９】 尚，第４出力トランジスタＴＲn_24のゲート電極と一方のソース／ドレイン領域との間にブートストラップ容量としての容量部Ｃap2が接続されている。第４出力トランジスタＴＲn_24のゲート電極と，第１出力トランジスタＴＲn_11一方のソース／ドレイン領域及び第２出力トランジスタＴＲn_12一方のソース／ドレイン領域との接続部を符号Ｃで表す。 【０１００】 図８の（Ｂ）は，入力信号ＩＮの電圧，接続部Ｂの電圧，接続部Ｃの電圧，出力信号ＯＵＴの電圧を模式的に示したタイミングチャートである。第４出力トランジスタＴＲn_24の閾値電圧をＶth_24と表す。図８の（Ｂ）の期間Ｔ1，Ｔ3において接続部Ｃの電圧（電位）ＶC1，ＶC3がブートストラップ動作により（Ｖdd1＋Ｖth_24）を越えるように，出力回路部２２は構成されている。 【０１０１】 従って，図８の（Ｂ）の期間Ｔ1，Ｔ3においては，出力電圧ＶOUT1，ＶOUT3として第２電圧Ｖdd1が出力される。一方，図８の（Ｂ）の期間Ｔ2において，第１出力トランジスタＴＲn_11及び第３出力トランジスタＴＲn_23をオン状態とする入力信号ＩＮが印加されたときには出力電圧ＶOUT2として第１電圧Ｖss1が出力される。これにより，第１電圧Ｖss1と第２電圧Ｖdd1とを出力電圧とする出力信号ＯＵＴを出力することができる。 【０１０２】 実施例２のインバータ回路２０にあっては，否定論理構成部１１の出力側から第２出力トランジスタＴＲn_12のオン状態を維持するのに足りる電圧を印加する必要がない。従って，否定論理構成部１１を動作させる電圧（より具体的には，電圧Ｖss0，Ｖdd0）の設定条件が緩和され，電源電圧の共通化に適するといった利点を有する。」 エ「【実施例４】 【０１０９】 実施例４は，本発明のシフトレジスタ回路に関する。図１０は，実施例４に係るシフトレジスタ回路４０の模式的な回路図である。図１１は，図１０に示すシフトレジスタ回路４０の模式的なタイミングチャートである。 （中略） 【０１１２】 実施例４のシフトレジスタ回路４１は，上述したトランスファゲート部をトランジスタから構成し，バッファ回路を２つのインバータ回路部から構成した。図１３の（Ａ）は，実施例４のシフトレジスタ回路４１の模式的な回路図である。図１３の（Ｂ）は，シフトレジスタ回路４１の動作を説明するための模式的なタイミングチャートである。以下，図を参照して説明する。 （中略） 【０１２０】 尚，図１２の（Ｃ）を参照して説明したが，ラッチ部を設けたシフトレジスタ回路とすることもできる。図１４は，ラッチ部４４を設けた構成のシフトレジスタ回路４１の模式的な回路図である。図１４においては，ラッチ部４４を実施例１のインバータ回路１０，実施例２のインバータ回路２０，実施例３のインバータ回路３０を適宜組み合わせて構成した例を示した。尚，場合によっては，ラッチ部４４を背景技術において説明したインバータ回路から構成することもできる。」 （２）引用発明１－１，１－２ 以上の前記（１）の記載から，引用文献１には，以下の各発明（以下，各々「引用発明１－１」，「引用発明１－２」という。）が記載されているものと認められる。 引用発明１－１ 「ブートストラップ動作を利用したインバータ回路であって， インバータ回路は，ｎチャネル型トランジスタから構成され， 第３出力トランジスタＴＲn_23の一方のソース／ドレイン領域と第４出力トランジスタＴＲn_24の一方のソース／ドレイン領域とは接続され， 出力信号ＯＵＴは，第３出力トランジスタＴＲn_23の一方のソース／ドレイン領域と第４出力トランジスタＴＲn_24の一方のソース／ドレイン領域との接続部から出力され， 第４出力トランジスタＴＲn_24のゲート電極と一方のソース／ドレイン領域との間にブートストラップ容量としての容量部Ｃap2が接続され， トランジスタは，薄膜トランジスタ（ＴＦＴ）であってもよいし，半導体基板等に形成されたトランジスタであってもよいこと 。」 引用発明１－２ 「バッファ回路を２つのインバータ回路部から構成し， インバータ回路部は，ブートストラップ動作を利用したインバータ回路であって， インバータ回路は，ｎチャネル型トランジスタから構成され， 第３出力トランジスタＴＲn_23の一方のソース／ドレイン領域と第４出力トランジスタＴＲn_24の一方のソース／ドレイン領域とは接続され， 出力信号ＯＵＴは，第３出力トランジスタＴＲn_23の一方のソース／ドレイン領域と第４出力トランジスタＴＲn_24の一方のソース／ドレイン領域との接続部から出力され， 第４出力トランジスタＴＲn_24のゲート電極と一方のソース／ドレイン領域との間にブートストラップ容量としての容量部Ｃap2が接続され， トランジスタは，薄膜トランジスタ（ＴＦＴ）であってもよいし，半導体基板等に形成されたトランジスタであってもよいこと。」 ６　当審拒絶理由通知で引用された引用文献２について 当審拒絶理由通知で引用された，特開２０１１－７７２８３号公報には，図面とともに，次の記載がある。 ア「【００８６】 ＜７．第５および第６の実施の形態＞ 図９（Ａ）に第５の実施形態に関わる簡略化した平面図，図９（Ｂ）に第６の実施形態に関わる簡略化した平面図を示す。図９（Ｃ）は，第５および第６の実施形態に共通な縦方向の略式構成図である。 【００８７】 第５および第６の実施形態は，ボトムゲート・スタガ型ＴＦＴで，半導体チャネル保護膜がない場合に関する。とくに第５の実施形態は，第１の実施形態と同様にゲート電極１３が輪郭部分３０と重ならない（第１の）場合に関する。また，第６の実施形態は，前記第４の実施形態と同様に，ゲート電極１３が幅方向の全幅で輪郭部分３０と重なる（前記第４の）場合に関する。 【００８８】 図９（Ａ）および図９（Ｂ）に示すように，半導体チャネル保護膜がないため，第１および第２ＳＤ電極１８,１９が，半導体膜１５に乗り上げて，一部で重なっている。したがって，輪郭部分３０は，この重なり部分のゲート輪郭に相当し，２回折り曲がった屈折ライン状になっている。 エッジポイント３１は，この輪郭部分３０の両端，つまり半導体膜１５の外郭と第１または第２ＳＤ電極１８,１９の外郭の交点に相当する。 【００８９】 第５の実施形態では，ゲート電極１３は輪郭部分３０に近接するが重なっていない。ただし近接するためオン抵抗の増大は極力抑制されている。ドレイン側の寄生容量が極めて小さいことも利点の一つとなる。何よりも，エッジポイント３１がゲート電極１３の外側に位置するためオフリークが極めて小さい。 【００９０】 第６の実施形態では，第４の実施形態と同様に，ゲート電極１３の幅が，輪郭部分３０の長さより短く，ゲート電極１３が全幅で輪郭部分３０と重なっている。 第５および第６の実施形態では，ゲート電極１３とエッジポイント３１の距離が，それぞれＤｆとＤｇで示されている。これらの距離ＤｆとＤｇは，前記所定距離Ｄ０以上が望ましく，これによりオフリークが大幅に低減される。」 イ　図９には，以下の事項が記載されていると認められる。 寄生容量を低減するためにオフセット構造を有するＴＦＴ。 ７　当審拒絶理由通知で引用された引用文献３について 当審拒絶理由通知で引用された，特開２０１１－８６９２９号公報には，図面とともに，次の記載がある。 ア「【００７７】 次に図１に示す論理回路の構造について図９を用いて説明する。図９は図１に示す論理回路の構造を示す図であり，図９（Ａ）は上面図であり，図９（Ｂ）及び図９（Ｃ）は図９（Ａ）に示す論理回路のＺ１－Ｚ２における断面図である。 【００７８】 図９（Ａ）及び図９（Ｂ）に示すように，本実施の形態における論理回路は，トランジスタ２５１及びトランジスタ２５２を有し，具体的には，基板２００と，基板上にゲート電極２１１ａ及びゲート電極２１１ｂと，ゲート電極２１１ａ及びゲート電極２１１ｂ上にゲート絶縁層２０２と，ゲート電極２１１ａ上のゲート絶縁層２０２上に酸化物半導体層２２３ａと，ゲート電極２１１ｂ上のゲート絶縁層２０２上に酸化物半導体層２２３ｂと，酸化物絶縁膜２０７と，保護絶縁層２０８を有する。 【００７９】 トランジスタ２５１は，図１におけるトランジスタ１０１に相当し，基板２００上にゲート電極２１１ａが設けられ，ゲート電極２１１ａ上にゲート絶縁層２０２が設けられ，ゲート絶縁層２０２上に酸化物半導体層２２３ａが設けられ，酸化物半導体層２２３ａに接して一対の電極である電極２１５ａ及び電極２１５ｂが設けられ，酸化物半導体層２２３ａ上に酸化物絶縁膜２０７が設けられている。 【００８０】 また，トランジスタ２５２は，図１におけるトランジスタ１０２に相当し，基板２００上にゲート電極２１１ｂが設けられ，ゲート電極２１１ｂ上にゲート絶縁層２０２が設けられ，ゲート絶縁層２０２上に酸化物半導体層２２３ｂが設けられ，酸化物半導体層２２３ｂに接して一対の電極である電極２１５ｂ及び電極２１５ｃが設けられ，酸化物半導体層２２３ｂ上に酸化物絶縁膜２０７が設けられている。 （中略） 【００９０】 このような，ソース領域及びドレイン領域として機能する酸化物半導体層（２１４ａ，２１４ｂ）を，チャネル形成領域として機能する酸化物半導体層２２３ａと，ソース電極並びにドレイン電極として機能する電極（２１５ａ，２１５ｂ）の間に，また，ソース領域及びドレイン領域として機能する酸化物半導体層（２１４ｃ，２１４ｄ）を，チャネル形成領域として機能する酸化物半導体層２２３ｂとソース電極並びにドレイン電極として機能する電極（２１５ｂ，２１５ｃ）の間に設けることにより，チャネル形成領域として機能する酸化物半導体層２２３ａ，２２３ｂと，ソース電極並びにドレイン電極として機能する電極が電気的に良好な接合が得られ，薄膜トランジスタ２５１及び薄膜トランジスタ２５２は安定な動作を行うことができる。また高いドレイン電圧でも良好な移動度を保持することもできる。 【００９１】 また，酸化物半導体層２１４ａ及び２１４ｂ，並びに酸化物半導体層２１４ｃ及び酸化物半導体層２１４ｄは，必ずしも設ける必要はなく，図９（Ｂ）に示すように，酸化物半導体層２１４ａ及び２１４ｂ，並びに酸化物半導体層２１４ｃ及び酸化物半導体層２１４ｄが無い構成とすることもできる。」 第６　対比・判断 １　本願発明１について （１）本願発明１と引用発明１－１との対比 ア　引用発明１－１の「第３出力トランジスタＴＲn_23，及び，第４出力トランジスタＴＲn_24」は，ｎチャネル型トランジスタであるから，本願発明１の「第１のトランジスタと，第２のトランジスタと，を有し，前記第１のトランジスタ及び前記第２のトランジスタは，ｎチャネル型トランジスタ」という点で共通する。 イ　引用発明１－１の「出力信号ＯＵＴは，第３出力トランジスタＴＲn_23の一方のソース／ドレイン領域と第４出力トランジスタＴＲn_24の一方のソース／ドレイン領域との接続部から出力される」点は，本願発明１の「前記第１のトランジスタのドレイン電極又は前記第２のトランジスタのソース電極から電位を出力する」点に相当する。 ウ　引用発明１－１の「ブートストラップ動作を利用したインバータ回路」は，本願発明１の「インバータ回路」に相当し，引用発明１－１の「トランジスタは，薄膜トランジスタ（ＴＦＴ）であってもよいし，半導体基板等に形成されたトランジスタであってもよいこと」から，「インバータ回路」は半導体装置で構成されており，本願発明の「インバータ回路を含む半導体装置」の点を満たす。 そうすると，本願発明１と引用発明１－１とは，以下のエの点で一致し，オの点で相違する。 エ　一致点 「第１のトランジスタと，第２のトランジスタと，を有し， 前記第１のトランジスタ及び前記第２のトランジスタは，ｎチャネル型トランジスタであり， 前記第１のトランジスタのドレイン電極又は前記第２のトランジスタのソース電極から電位を出力するインバータ回路を有する半導体装置。」 オ　相違点 相違点１ 本願発明１では，「前記第１のトランジスタのドレイン電極は，前記第２のトランジスタのソース電極と一体化されて」いるのに対して，引用発明１－１では，第３出力トランジスタＴＲn_23の一方のソース／ドレイン領域と第４出力トランジスタＴＲn_24の一方のソース／ドレイン領域とは接続されているが，一体化について明示されていない点。 相違点２ 本願発明１では，「第１のトランジスタのゲート電極のチャネル長方向の端面の一方は，前記第１のトランジスタのソース電極と重なる領域を有し，他方は，前記第１のトランジスタのドレイン電極と重なる領域を有し， 第２のトランジスタのゲート電極のチャネル長方向の端面の一方は，前記第２のトランジスタのソース電極とドレイン電極の間隙と重なる領域を有し，他方は，前記第２のトランジスタのソース電極と重なる領域と，を有し， 前記第１のトランジスタのゲート電極と，前記第１のトランジスタのドレイン電極とが重なる領域のチャネル長方向の幅は，前記第２のトランジスタのゲート電極と，前記第２のトランジスタのソース電極とが重なる領域のチャネル長方向の幅よりも小さいことを特徴とする」のに対して，引用発明１－１では，ブートストラップ容量，第１のトランジスタ及び第２のトランジスタの構造について明示されていない点。 （２）相違点に対する判断 相違点２について検討する。 相違点２に関する構成について，引用文献１ないし３には記載も示唆もされておらず，本願優先日前において周知技術であるともいえない。 また，当該構成を有することにより，別途容量を形成しなくても，第２のトランジスタのソース電極は，第２のトランジスタのトランジスタのゲート電極と重なる領域の面積を広くすることで容量を大きくすることができる（本願明細書の段落【００５７】）。また，第２のトランジスタのドレイン電極は，第２のトランジスタのゲート電極と重ならない位置に形成される。（同【００５８】）その結果，容量を別途形成しなくともよいため回路の占有面積を小さくすることができるという有利な効果を奏する（同【００６２】）。 したがって，本願発明１は，引用文献１ないし３に記載された発明に基づいて，当業者が容易に発明することができたとはいえない。 （３）まとめ よって，本願発明１は，特許法第２９条第２項の規定により特許を受けることができないものではない。 ２　本願発明２について （１）本願発明２と引用発明１－２との対比 本願発明２は，本願発明１の「インバータ回路」を「バッファ回路」に置き換えたものであり，引用発明１－２の「バッファ回路」は，２つの引用発明１－１の「インバータ回路」から構成されるものである。 本願発明２と引用発明１－２を，前記１（１）を参照して対比すると，以下のアの点で一致し，イの点で相違する。 ア　一致点 第１のトランジスタと，第２のトランジスタと，を有し， 前記第１のトランジスタ及び前記第２のトランジスタは，ｎチャネル型トランジスタであり， 前記第１のトランジスタのドレイン電極又は前記第２のトランジスタのソース電極から電位を出力するバッファ回路を有する半導体装置。 イ　相違点 相違点１ 本願発明２では，「前記第１のトランジスタのドレイン電極は，前記第２のトランジスタのソース電極と一体化されて」いるのに対して，引用発明１－２では，第３出力トランジスタＴＲn_23の一方のソース／ドレイン領域と第４出力トランジスタＴＲn_24の一方のソース／ドレイン領域とは接続されているが，一体化について明示されていない点。 相違点２ 本願発明２では，「第１のトランジスタのゲート電極のチャネル長方向の端面の一方は，前記第１のトランジスタのソース電極と重なる領域を有し，他方は，前記第１のトランジスタのドレイン電極と重なる領域を有し， 第２のトランジスタのゲート電極のチャネル長方向の端面の一方は，前記第２のトランジスタのソース電極とドレイン電極の間隙と重なる領域を有し，他方は，前記第２のトランジスタのソース電極と重なる領域と，を有し， 前記第１のトランジスタのゲート電極と，前記第１のトランジスタのドレイン電極とが重なる領域のチャネル長方向の幅は，前記第２のトランジスタのゲート電極と，前記第２のトランジスタのソース電極とが重なる領域のチャネル長方向の幅よりも小さいことを特徴とする」のに対して，引用発明１－２では，ブートストラップ容量，第１のトランジスタ及び第２のトランジスタの構造について明示されていない点。 （２）相違点に対する判断 相違点２は，本願発明１の相違点２と同じ内容であるから，前記１（２）と同様の判断となる。 したがって，本願発明２は，引用文献１ないし３に記載された発明に基づいて，当業者が容易に発明することができたとはいえない。 （３）まとめ よって，本願発明２は，特許法第２９条第２項の規定により特許を受けることができないものではない。 第７　原査定の概要及び原査定についての判断 原査定は，平成２８年３月２４日付けの手続補正書により補正された請求項１ないし３に係る発明について，引用文献Ａ－Ｄに基づいて，当業者が容易に発明できたものであるから，特許法第２９条第２項の規定により，特許を受けることできない，というものである。 しかしながら，平成２９年１２月２５日付けの手続補正書により補正された請求項１および２には，「第１のトランジスタのゲート電極のチャネル長方向の端面の一方は，前記第１のトランジスタのソース電極と重なる領域を有し，他方は，前記第１のトランジスタのドレイン電極と重なる領域を有し， 第２のトランジスタのゲート電極のチャネル長方向の端面の一方は，前記第２のトランジスタのソース電極とドレイン電極の間隙と重なる領域を有し，他方は，前記第２のトランジスタのソース電極と重なる領域と，を有し， 前記第１のトランジスタのゲート電極と，前記第１のトランジスタのドレイン電極とが重なる領域のチャネル長方向の幅は，前記第２のトランジスタのゲート電極と，前記第２のトランジスタのソース電極とが重なる領域のチャネル長方向の幅よりも小さいことを特徴とする」構成を含み，当該構成については，引用文献Ａ－Ｄには，記載も示唆も無く，引用文献Ａ－Ｄに記載された発明に基づいて当業者が容易に発明をすることができたものではない。 したがって，原査定を維持することはできない。 第８　むすび 以上のとおり，本願発明１および２は当業者が引用文献Ａ－Ｄ及び１－３に記載された発明に基づいて容易に発明をすることができたものではない。 したがって，原査定の理由によっては，本願を拒絶することはできない。 また，他に本願を拒絶すべき理由を発見しない。 よって，結論のとおり審決する。