2016-006300

特願２０１４－　４２７４２「電源変動に関して動的に適用するクロックジェネレーター装置」拒絶査定不服審判事件〔平成２６年　９月２２日出願公開、特開２０１４－１７６０９０、請求項の数（２０）〕について、次のとおり審決する。

【結　論】 原査定を取り消す。 本願の発明は、特許すべきものとする。

【理　由】 第１　手続の経緯・本願発明 本願は、平成２６年３月５日（パリ条約による優先権主張　２０１３年３月７日　 米国）の出願であって、平成２７年７月１４日付けで拒絶理由が通知され、同年１０月２０日付けで意見書が提出され、同年１０月２１日付けで手続補正書が提出され、平成２８年１月２１日付けで拒絶査定されたところ、同年４月２７日に拒絶査定不服審判の請求がなされ、同時に手続補正がなされたものである。その後当審において平成２９年２月２０日付けで拒絶理由が通知され、同年５月１８日付けで意見書及び手続補正書が提出されたものである。 第２　原査定の概要 原査定（平成２８年１月２１日付け拒絶査定）の概要は次のとおりである。 請求項１、６、１１に係る発明は、引用文献１に記載された発明であるから、特許法第２９条第１項第３号の規定により特許を受けることができず、請求項１－２０に係る発明は、引用文献１－８に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 引用文献等一覧 １.特開２００２－１７１１６５号公報 ２.国際公開第２００９／０５７２８９号 ３.特開２００１－１６０７５２号公報 ４.特開昭６３－２１４９６９号公報（周知技術を示す文献） ５.特開２００８－１９３６５７号公報 ６.米国特許第０７３３００８１号明細書 ７.米国特許出願公開第２００７／０１５２７６０号明細書 ８.特開２００６－２４６３０１号公報 第３　当審拒絶理由の概要 当審拒絶理由の概要は次のとおりである。 本願請求項１－２０に係る発明は、以下の引用文献１－６に基づいて、当業者が容易に発明できたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 引用文献等一覧 １．特開２００２－１７１１６５号公報 ２．国際公開第２００９／０５７２８９号 ３．特開２００１－１６０７５２号公報 ４．特開昭６３－２１４９６９号公報 ５．特開２００１－７７６７３号公報 ６．特開平１１－１８６８８０号公報 第４　本願発明 本願請求項１－２０に係る発明（以下、それぞれ「本願発明１」－「本願発明２０」という。）は、平成２９年５月１８日付けの手続補正で補正された特許請求の範囲の請求項１－２０に記載された事項により特定される発明であり、本願発明１は以下のとおりの発明である。 「【請求項１】電源ノードに接続された電圧ドループ検出器であり、前記電源ノード上の電圧低下特性を表す少なくとも２ビットのデジタルコードワードを生成する電圧ドループ検出器と； 前記電源ノードに接続されたリングオシレーターを含むフェイズロックループ（ＰＬＬ）であり、前記リングオシレーターは、前記電圧ドループ検出器に接続され、出力クロック信号を生成し、前記デジタルコードワードを受け取り、かつ、前記デジタルコードワードに従って前記出力クロック信号の周波数を調整するように動作可能である、ＰＬＬと、を含み、 前記電圧低下特性は、サーモメーターコードで表されたドループ特性を含み、前記電圧ドループ検出器は、電圧低下を検出すると前記デジタルコードワードに「１」を導入する、 ことを特徴とする集積回路（ＩＣ）。」 第５　刊行物 １．当審において通知した拒絶の理由に引用された特開２００２－１７１１６５号公報（以下「引用文献１」という。）には、図面とともに以下の記載がある。 （１）「【００１７】 【発明の実施の形態】第１の実施の形態．次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。図１は、本発明の第１の実施の形態におけるＰＬＬ回路の構成例を示した概略のブロック図であり、図２は、図１で示したＰＬＬ回路における電圧制御発振器の例を示した回路図である。図１のＰＬＬ回路１において、分周回路２及び３はＰＬＬの逓倍設定を行うものであり、分周回路２で分周された入力信号と、分周回路３で分周された出力信号との各位相を位相比較器４で比較する。該比較結果は、チャージポンプ回路５を介してローパスフィルタ６で平滑化された後、電圧制御発振器（以下、ＶＣＯと呼ぶ）７に電圧Ｖｃｎｔとして出力される。ＶＣＯ７は、入力された電圧Ｖｃｎｔに応じた周波数の出力信号を出力する。 …… 【００２７】このように、制御回路２９からの制御信号Ｓａ～Ｓｄ及び／Ｓａ～／Ｓｄによって、ＰＭＯＳトランジスタＱＰ１～ＱＰｎ、１３及び１６～１９は、カレントミラー回路を形成する。」 （２）「【００２８】次に、図３は、制御回路２９の回路例を示した図であり、図３を用いて制御回路２９の構成について説明する。図３において、制御回路２９は、所定の定電圧Ｖｒを生成して出力する定電圧発生回路４１及び該定電圧発生回路４１から出力された定電圧Ｖｒを複数の基準電圧、例えば４つの基準電圧Ｖａ～Ｖｄに分圧して出力する抵抗４２～４６からなる基準電圧発生部３１と、ＶＣＣ端子と接地との間に直列に接続された抵抗４７及び４８からなり電源電圧ＶＣＣを分圧して出力する分圧部３２とを備えている。 …… 【００４３】上記のように、本第１の実施の形態におけるＰＬＬ回路では、出力信号の周波数補正として、ローパスフィルタ６からＶＣＯ７のＶ－Ｉ変換器１５に入力される通常の制御電圧Ｖｃｎｔによる補正を行うと共に、電源電圧ＶＣＣの変動に応じてゲートサイズの異なるＰＭＯＳトランジスタ１６～１９の動作制御を行い、リングオシレータ１１の各インバータ回路ＩＮＶ１～ＩＮＶｎへの電源電流を変えることによって発振周波数の補正を行うようにした。このことから、入力信号を分周して得られる位相比較信号周波数のリプルを除去できるようなローパスフィルタの定数を保ちながら、ＰＬＬの自然角周波数付近のようなＰＬＬのジッタを特に増大させる低い周波数の電源電圧変動を含む電源電圧変動に対して、追従性がよく発振周波数変動の抑制を行うことができる。」 （３）「【００４５】第２の実施の形態．上記第１の実施の形態では、電源電圧の変動に対する発振周波数の補正時に、ＰＭＯＳトランジスタ１６～１９のいずれか１つを排他的にオンさせる、すなわち１つのＰＭＯＳトランジスタがオフして他の１つのＰＭＯＳトランジスタがオンするといった２つのＰＭＯＳトランジスタがスイッチングする構成にしていたことから、複数のトランジスタがスイッチングすることによってノイズが発生するという問題が考えられる。そこで、ＰＭＯＳトランジスタ１６～１９のいずれか１つのスイッチングによって、電源電圧の変動に対する発振周波数の補正を行うようにしてもよく、このようにしたものを本発明の第２の実施の形態とする。 【００４６】本第２の実施の形態におけるＰＬＬ回路の構成例を示した概略のブロック図は、図１のＶＣＯ７をＶＣＯ７ａにし、図１のＰＬＬ回路１をＰＬＬ回路１ａにする以外は図１と同じであるので省略する。図６は、本発明の第２の実施の形態におけるＰＬＬ回路のＶＣＯの例を示した回路図である。なお、図６では、図２と同じものは同じ符号で示し、ここではその説明を省略すると共に図２との相違点のみ説明する。図６における図２との相違点は、図２の制御回路２９から各トランスミッションゲート２１～２８に対して出力する各制御信号を変えたことにあり、これに伴って、図２の発振周波数制御部１２を発振周波数制御部１２ａにし、図２の制御回路２９を制御回路２９ａにし、図２のＶＣＯ７をＶＣＯ７ａにしたことにある。 【００４７】図６において、ＶＣＯ７ａは、リングオシレータ１１と、該リングオシレータ１１の各インバータ回路ＩＮＶ１～ＩＮＶｎへの電源電流を制御して、リングオシレータ１１の発振周波数を制御する発振周波数制御部１２ａとで構成されている。発振周波数制御部１２ａは、ＰＭＯＳトランジスタＱＰ１～ＱＰｎ，１３，１６～１９と、ＮＭＯＳトランジスタＱＮ１～ＱＮｎ，１４と、Ｖ－Ｉ変換器１５と、トランスミッションゲート２１～２８と、電源電圧ＶＣＣを検出し該検出した電源電圧値に応じてトランスミッションゲート２１～２８の動作制御を行う制御回路２９ａとを備えている。 …… 【００５０】このように、制御回路２９ａからの制御信号Ｓｅ～Ｓｈ及び／Ｓｅ～／Ｓｈによって、ＰＭＯＳトランジスタＱＰ１～ＱＰｎ、１３及び１６～１９は、カレントミラー回路を形成する。」 （４）「【００５１】次に、図７は、制御回路２９ａの回路例を示した図であり、図７を用いて制御回路２９ａの構成について説明する。なお、図７では、図３と同じものは同じ符号で示し、ここではその説明を省略すると共に図３との相違点のみ説明する。図７における図３との相違点は、ＯＲ回路５１～５４を削除したことと比較器ＣＰ１～ＣＰ４に入力される基準電圧を変えたことにあり、これに伴って、図３の基準電圧発生部３１を基準電圧発生部３１ａに、図３の制御部３４を制御部３４ａにした。 【００５２】図７において、制御回路２９ａは、基準電圧発生部３１ａと、分圧部３２と、比較部３３と、該比較部３３の比較結果に応じてトランスミッションゲート２１～２８への制御信号を生成して出力する制御部３４ａとを備えている。基準電圧発生部３１ａは、定電圧発生回路４１と、該定電圧発生回路４１から出力された定電圧Ｖｒを複数の基準電圧、例えば４つの基準電圧Ｖｅ～Ｖｈに分圧して出力する抵抗４２ａ～４６ａとからなる。 【００５３】基準電圧発生部３１ａにおいて、定電圧発生回路４１の出力端と接地との間に抵抗４２ａ～４６ａが直列に接続されている。比較部３３において、比較器ＣＰ１の一方の入力端は、基準電圧発生部３１ａの抵抗４２ａと４３ａとの接続部に接続されて基準電圧Ｖｅが入力され、比較器ＣＰ２の一方の入力端は、基準電圧発生部３１ａの抵抗４３ａと４４ａとの接続部に接続されて基準電圧Ｖｆが入力されている。 【００５４】同様に、比較器ＣＰ３の一方の入力端は、基準電圧発生部３１ａの抵抗４４ａと４５ａとの接続部に接続されて基準電圧Ｖｇが入力され、比較器ＣＰ４の一方の入力端は、基準電圧発生部３１ａの抵抗４５ａと４６ａとの接続部に接続されて基準電圧Ｖｈが入力されている。また、比較器ＣＰ１～ＣＰ４の各他方の入力端は、分圧部３２からの電圧Ｖｉがそれぞれ入力されている。一方、制御部３４ａは、インバータ回路５５～５８で構成され、比較器ＣＰ１～ＣＰ４の各出力端が対応するインバータ回路５５～５８の入力端に接続されている。制御部３４ａは、比較器ＣＰ１～ＣＰ４の各出力信号を対応する制御信号Ｓｅ～Ｓｈとして出力すると共に、インバータ回路５５～５８から対応する制御信号／Ｓｅ～／Ｓｈを出力する。 【００５５】このような構成において、比較器ＣＰ１～ＣＰ４は、電圧Ｖｉが対応する基準電圧Ｖｅ～Ｖｈよりも大きい場合は、Ｈｉｇｈレベルの信号を出力し、電圧Ｖｉが対応する基準電圧Ｖｅ～Ｖｈよりも小さい場合は、Ｌｏｗレベルの信号を出力する。ここで、例えば、電圧ＶｉがＶｇ＜Ｖｉ＜Ｖｆの関係にあるとすると、比較器ＣＰ１及びＣＰ２の出力はそれぞれＬｏｗレベルとなると共に、比較器ＣＰ３及びＣＰ４の出力はそれぞれＨｉｇｈレベルとなる。このため、制御信号Ｓｅ及びＳｆはそれぞれＬｏｗレベルになると共に、制御信号Ｓｇ及びＳｈはＨｉｇｈレベルとなる。 【００５６】このような制御信号Ｓｅ～Ｓｈを受けて、マスタートランジスタをなすＰＭＯＳトランジスタ１６～１９の内、ＰＭＯＳトランジスタ１６及び１７がオンして活性化し、ＰＭＯＳトランジスタ１８及び１９はオフして遮断状態となる。 【００５７】次に、電圧Ｖｉが、電源電圧ＶＣＣの増加によって、Ｖｇ＜Ｖｉ＜Ｖｆの状態からＶｆ＜Ｖｉ＜Ｖｅになると、比較器ＣＰ２～ＣＰ４の出力端はそれぞれＨｉｇｈレベルとなり、比較器ＣＰ１の出力端のみＬｏｗレベルとなる。これに伴って、制御信号Ｓｆ～ＳｈがそれぞれＨｉｇｈレベルとなり、制御信号ＳｅのみＬｏｗレベルとなる。このため、カレントミラー回路のマスタートランジスタをなすＰＭＯＳトランジスタ１６がオンして活性化し、ＰＭＯＳトランジスタ１７～１９はオフして遮断状態となる。 【００５８】一方、出力振幅レベルが電源電圧幅をもったＶＣＯ７ａの発振周波数は、遅延回路をなすインバータＩＮＶ１～ＩＮＶｎに供給される電流量Ｉに比例し、リングオシレータ１１の段数であるインバータ回路の段数ｎ、各インバータ回路ＩＮＶ１～ＩＮＶｎの負荷容量Ｃ、各インバータ回路ＩＮＶ１～ＩＮＶｎの出力振幅、すなわちＶＣＯ７ａの出力振幅（図１では電源電圧ＶＣＣとなる）Ｖに反比例するため、電源電圧ＶＣＣが増加すれば出力振幅Ｖが増加することでＶＣＯ７ａの発振周波数は減少する。 【００５９】このように、ＶＣＯ７ａは、電源電圧ＶＣＣの増加に伴ってカレントミラー回路のマスタートランジスタとして動作するトランジスタを、例えばＰＭＯＳトランジスタ１６及び１７からＰＭＯＳトランジスタ１６のみにすると、リングオシレータ１１に供給される電流は増加する。このため、ＶＣＯ７ａの出力周波数が増加し、電源電圧ＶＣＣの増加に伴うＶＣＯ７ａの発振周波数の減少を抑制することが可能となる。 【００６０】これに対して、電圧Ｖｉが、電源電圧ＶＣＣの低下によって、Ｖｇ＜Ｖｉ＜Ｖｆの状態からＶｈ＜Ｖｉ＜Ｖｇになると、比較器ＣＰ４の出力端のみＨｉｇｈレベルとなり、比較器ＣＰ１～ＣＰ３の出力端はそれぞれＬｏｗレベルとなる。これに伴って、制御信号ＳｈのみがＨｉｇｈレベルとなり、制御信号Ｓｅ～ＳｇがそれぞれＬｏｗレベルとなる。このため、カレントミラー回路のマスタートランジスタとしてＰＭＯＳトランジスタ１６～１８がそれぞれオンして活性化し、ＰＭＯＳトランジスタ１９はオフして遮断状態となる。 【００６１】上述したように、ＶＣＯ７ａにおいても、発振周波数は、インバータＩＮＶ１～ＩＮＶｎに供給される電流量Ｉに比例し、インバータ回路の段数ｎ、各インバータ回路ＩＮＶ１～ＩＮＶｎの負荷容量Ｃ、各インバータ回路ＩＮＶ１～ＩＮＶｎの出力振幅Ｖに反比例するため、電源電圧ＶＣＣが低下すれば出力振幅Ｖが低下することでＶＣＯ７ａの発振周波数は増加する。 【００６２】このように、ＶＣＯ７ａは、電源電圧ＶＣＣの低下に伴ってカレントミラー回路のマスタートランジスタとして動作するトランジスタを、例えばＰＭＯＳトランジスタ１６及び１７から更にＰＭＯＳトランジスタ１８を加えることにより、リングオシレータ１１に供給される電流は減少する。このため、ＶＣＯ７ａの出力周波数が低下し、電源電圧ＶＣＣの低下に伴うＶＣＯ７ａの発振周波数の増加を抑制することが可能となる。 【００６３】上記の説明から分かるように、本第２の実施の形態におけるＰＬＬ回路は、ＶＣＯ７ａにおいて、電源電圧ＶＣＣの増加に対して、ＰＭＯＳトランジスタ１６～１９の内、活性化させるトランジスタ数を減少させると共に、電源電圧ＶＣＣの減少に対して、ＰＭＯＳトランジスタ１６～１９の内、活性化させるトランジスタ数を増加させるようにした。このことから、上記第１の実施の形態１と同様の効果を得ることができると共に、電源電圧ＶＣＣの変動に対するＰＭＯＳトランジスタ１６～１９のスイッチング動作を減少させることができ、ＰＭＯＳトランジスタ１６～１９のスイッチングで発生するノイズを低下させることができる。 【００６４】なお、上記第２の実施の形態では、マスタートランジスタにＰＭＯＳトランジスタ１６～１９を使用した場合を例にして説明したが、これは一例であり、マスタートランジスタとして使用するＰＭＯＳトランジスタ１６～１９の各ゲート幅を、必ずしもＷ１６＞Ｗ１７＞Ｗ１８＞Ｗ１９にする必要はない。」 （５）「図７ 」 上記（４）の【００５５】には、図７の回路において、電源電圧ＶＣＣの増減に応じて電圧Ｖｉが増減し、比較器ＣＰ１～ＣＰ４は、電圧Ｖｉが対応する基準電圧Ｖｅ～Ｖｈよりも大きい場合は、Ｈｉｇｈレベルの信号を、電圧Ｖｉが対応する基準電圧Ｖｅ～Ｖｈよりも小さい場合は、Ｌｏｗレベルの信号を出力し、したがって、電圧ＶｉがＶｇ＜Ｖｉ＜Ｖｆの関係にあるとすると、比較器ＣＰ１及びＣＰ２の出力はそれぞれＬｏｗレベルとなると共に、比較器ＣＰ３及びＣＰ４の出力はそれぞれＨｉｇｈレベルとなり、制御信号Ｓｅ及びＳｆはそれぞれＬｏｗレベルになると共に、制御信号Ｓｇ及びＳｈはＨｉｇｈレベルとなることが記載されている。同様に【００５７】には、電源電圧ＶＣＣの増加によって、Ｖｇ＜Ｖｉ＜Ｖｆの状態からＶｆ＜Ｖｉ＜Ｖｅになると、比較器ＣＰ２～ＣＰ４の出力端はそれぞれＨｉｇｈレベルとなり、比較器ＣＰ１の出力端のみＬｏｗレベルとなり、これに伴って、制御信号Ｓｆ～ＳｈがそれぞれＨｉｇｈレベルとなり、制御信号ＳｅのみＬｏｗレベルとなることが記載されている。 これらのことから、制御信号Ｓｅ～Ｓｈは電源電圧ＶＣＣのレベルに応じてＨｉｇｈレベルとなる制御信号Ｓｅ、Ｓｆ、Ｓｇ、Ｓｈの数も増減するから、制御信号Ｓｅ、Ｓｆ、Ｓｇ、Ｓｈはサーモメータ表現された信号であるといえる。また、Ｈｉｇｈ或いはＬｏｗで表現される制御信号は１ビットコードで１或いは０のデジタルコードワードで表現されることは当業者に周知な事項である。 したがって、引用文献１には次の発明（以下、「引用発明」という。）が記載されている。 電源電圧に接続された制御回路であり、前記電源電圧の電圧低下特性を表す８ビットのデジタルコードワードを生成する制御回路と、 前記電源電圧に接続されたリングオシレーターを含むフェイズロックループであり、前記リングオシレーターは、発信周波数制御部に接続され、出力信号を生成し、前記発信周波数制御部の出力を受け取り、かつ、前記デジタルコードワードに従って前記出力信号の周波数を調整するように動作可能である、フェイズロックループ（ＰＬＬ）と、を含み、 前記電圧低下特性は、サーモメーターコードで表された特性を含み、前記制御回路は、電圧低下を検出すると前記デジタルコードワードに「０」と「１」を導入する、 ことを特徴とするＰＬＬ回路。 ２．また、当審において通知した拒絶の理由に引用された国際公開第２００９／０５７２８９号（以下「引用文献２」という。）には、リングオシレータに供給される制御信号Ｂを受け取るように動作可能であるチャージポンプが、特開２００１－１６０７５２号公報（以下「引用文献３」という。）には、ＶＣＯに供給される発振周波数帯域設定データＤＴＦを受け取るように動作可能である「デコーダ１２」及び「チャージポンプ１３」が、特開昭６３－２１４９６９号公報（以下「引用文献４」という。）には、ループフィルタをデジタルフィルタで構成することが、特開２００１－７７６７３号公報（以下「引用文献５」という）及び、特開平１１－１８６８８０号公報（以下「引用文献６」という。）には、デジタルコードワードを入力して発信周波数の調整を行うリングオシレーターがそれぞれ図面とともに記載されている。 第６　対比 引用発明の「電源電圧」、「制御回路」、「出力信号」は、それぞれ本願発明１の「電源ノード」、「電圧ドループ検出器」、「出力クロック信号」に対応する。 したがって、引用発明と、本願発明１とを対比すると、次の点で一致及び相違する。 一致点 電源ノードに接続された電圧ドループ検出器であり、前記電源ノード上の電圧低下特性を表す少なくとも２ビットのデジタルコードワードを生成する電圧ドループ検出器と； 前記電源ノードに接続されたリングオシレーターを含むフェイズロックループ（ＰＬＬ）であり、前記リングオシレーターは、出力クロック信号を生成し、前記デジタルコードワードに従って前記出力クロック信号の周波数を調整するように動作可能である、ＰＬＬと、を含み、 前記電圧低下特性は、サーモメーターコードで表されたドループ特性を含む、 ことを特徴とする回路。 相違点１ 本願発明１の「リングオシレーター」は、「前記電圧ドループ検出器に接続され、……、前記デジタルコードワードを受け取り、」とするものであるのに対して、引用発明では、「電圧ドループ検出器」に対応する「制御回路」は、「発振周波数制御部」に備えられており、「発振周波数制御部」によって「リングオシレーター」の周波数制御を行うものであるが、「リングオシレーター」が「制御回路」に接続され、「リングオシレーター」が「デジタルコードワード」を受け取るものではない点。 相違点２ 本願発明１の電圧ドループ検出器は、電圧低下を検出すると前記デジタルコードワードに「１」を導入するのに対して、引用発明では、電圧低下を検出すると前記デジタルコードワードに「０」と「１」を導入する点。 相違点３ 本願発明１は「集積回路（ＩＣ）」であるのに対して、引用発明はそのような特定がない点。 第７　判断 １．本願発明１について 相違点１、２について デジタルコードワードを入力して発信周波数の調整を行うリングオシレーターは、当審において通知した拒絶の理由に引用された引用文献５、６に記載されるように、周知のものであるが、そのデジタルコードワードとして、本願発明１では、電圧低下を検出するとデジタルコードワードに「１」を導入するものであるのに対して、引用文献５、６は、そのようなデジタルコードワードは開示しない。したがって、電圧低下を検出すると「１」を導入するデジタルコードワードを入力して発信周波数の調整を行うリングオシレーターは、周知技術とはいえないから、引用発明に引用文献５、６に記載された周知技術を適用して本願発明１を構成することは容易とはいえない。 したがって、上記相違点３について判断するまでもなく、本願発明１は、当業者であっても、引用発明及び引用文献５、６に記載された周知技術に基づいて容易に発明できたものではない。 ２．本願発明２－１０について 本願発明２－１０も、本願発明１と同一の構成を備えるものであるから、本願発明１と同じ理由により、当業者であっても、引用発明、引用文献２－４に記載された技術事項、及び引用文献５、６に記載された周知技術に基づいて容易に発明できたものとはいえない。 ３．本願発明１１－２０について 本願発明１－１０と同様の理由により、当業者であっても、引用発明、引用文献２－４に記載された技術事項、及び引用文献５、６に記載された周知技術に基づいて容易に発明できたものとはいえない。 第８　原査定についての判断 平成２９年５月１８日付けの補正により、補正後の請求項１は、「前記電圧低下特性は、サーモメーターコードで表されたドループ特性を含み、前記電圧ドループ検出器は、電圧低下を検出すると前記デジタルコードワードに「１」を導入する、」という技術的事項を有するものとなった。当該、「前記電圧低下特性は、サーモメーターコードで表されたドループ特性を含み、前記電圧ドループ検出器は、電圧低下を検出すると前記デジタルコードワードに「１」を導入する、」は、原査定における引用文献１－８（当審拒絶理由における引用文献１－４）には記載されておらず、本願優先日前における周知技術でもないので、本願発明１－２０は、原査定における引用文献１に記載された発明と同一ではないし、当業者であっても、原査定における引用文献１－８に基づいて容易に発明できたものではない。したがって、原査定を維持することはできない。 第９　むすび 以上のとおり、原査定の理由によって、本願を拒絶することはできない。 他に本願を拒絶すべき理由を発見しない。 よって、結論のとおり審決する。