2016-002736

特願２０１４－５３４１２５「電力変換用スイッチング素子および電力変換装置」拒絶査定不服審判事件〔平成２６年　３月１３日国際公開、ＷＯ２０１４／０３８０６４、請求項の数（１３）〕について、次のとおり審決する。

【結　論】 原査定を取り消す。 本願の発明は、特許すべきものとする。

【理　由】 第１　手続の経緯 本願は、平成２４年９月７日を国際出願日とする出願であって、平成２６年１０月３日付で審査請求がなされ、平成２７年７月１５日付で拒絶理由通知が通知され、同年９月２４日付で意見書が提出されるとともに、同日付で手続補正がなされたが、同年１１月１６日付で拒絶査定（以下、「原査定」という。）がなされたものである。 これに対して、平成２８年２月２４日付で審判請求がなされ、同年４月２１日付で手続補正がなされ、当審において平成２９年３月１３日付で拒絶理由が通知され、同年５月１５日付で意見書が提出されるとともに、同日付で手続補正がなされたものである。 第２　本願発明 本願に係る発明は、平成２９年５月１５日付の手続補正書（以下、「本手続補正書」という。）により補正された特許請求の範囲に記載された事項により特定される、以下のとおりのものである（以下、請求項１ないし１３に係る発明を、それぞれ「本願発明１」ないし「本願発明１３」という。）。 「【請求項１】 半導体基板に形成された第１導電型の半導体層と、 前記半導体基板の第１表面側に形成された複数のトレンチの互いに隣接する２つずつのトレンチのそれぞれに、前記第１導電型の半導体層とゲート絶縁膜を介して接するように設けられた第１のゲート電極および第２のゲート電極からなるゲート電極の組と、 前記ゲート電極の組の同じ組に属する前記第１のゲート電極および前記第２のゲート電極の間に挟まれた前記半導体基板の前記第１表面側に、前記ゲート絶縁膜を介して形成された第２導電型のチャネル層と、 前記チャネル層の表面の一部に、前記第１のゲート電極および前記第２のゲート電極のそれぞれに前記ゲート絶縁膜を介して接するように形成された第１導電型のエミッタ領域と、 前記第１導電型のエミッタ領域および前記第２導電型のチャネル層が電気的に接続されたエミッタ電極と、 前記第１導電型の半導体層に接し、前記半導体基板の第２表面側に形成された第２導電型のコレクタ層と、 前記第２導電型のコレクタ層に電気的に接続されたコレクタ電極と、 を備えた電力変換用スイッチング素子であって、 前記同じ組に属する前記第１のゲート電極と前記第２のゲート電極との間隔をａとし、前記互いに異なる組に属し、互いに隣接する２つのゲート電極同士の間隔をｂとして、それぞれのゲート電極は、ｂ＞ａを満たすように配置されており、 前記第１のゲート電極および前記第２のゲート電極には、駆動タイミングに時間差のある第１の駆動信号および第２の駆動信号がそれぞれ供給され、 前記時間差は、前記第１のゲート電極と前記第２のゲート電極との両方に時間差なく同じタイミングで駆動信号が供給される場合に比べて、前記電力変換用スイッチング素子のターンオン時のスイッチング速度を抑制する時間差である ことを特徴とする電力変換用スイッチング素子。 【請求項２】 請求項１に記載の電力変換用スイッチング素子において、 前記第１の駆動信号がターンオフされるタイミングと前記第２の駆動信号がターンオフされるタイミングとの間には、所定のターンオフ時間差が設定されている ことを特徴とする電力変換用スイッチング素子。 【請求項３】 請求項２に記載の電力変換用スイッチング素子において、 前記所定のターンオフ時間差は、３μ秒以上である ことを特徴とする電力変換用スイッチング素子。 【請求項４】 請求項１ないし請求項３のいずれか１項に記載の電力変換用スイッチング素子において、 前記エミッタ電極は、互いに異なる前記ゲート電極の組に属し、互いに隣接する２つのゲート電極に挟まれた領域において、前記第１導電型の半導体層と層間絶縁膜を介して接している ことを特徴とする電力変換用スイッチング素子。 【請求項５】 請求項１に記載の電力変換用スイッチング素子において、 前記同じ組に属する前記第１のゲート電極と前記第２のゲート電極との間隔ａは１μｍ以下である ことを特徴とする電力変換用スイッチング素子。 【請求項６】 請求項１に記載の電力変換用スイッチング素子において、 前記第１のゲート電極と前記第２のゲート電極とは、抵抗を介して接続されており、前記第１のゲート電極を駆動する前記第１の駆動信号は、前記第２のゲート電極を駆動する前記第２の駆動信号を、前記抵抗により遅延させた信号である ことを特徴とする電力変換用スイッチング素子。 【請求項７】 請求項１に記載の電力変換用スイッチング素子において、 前記第１のゲート電極と前記第２のゲート電極とは、抵抗を介して接続され、かつ、前記第１のゲート電極と前記エミッタ電極とは、コンデンサを介して接続されており、 前記第１のゲート電極を駆動する前記第１の駆動信号は、前記第２のゲート電極を駆動する前記第２の駆動信号を、前記抵抗および前記コンデンサにより遅延させた信号であることを特徴とする電力変換用スイッチング素子。 【請求項８】 請求項１に記載の電力変換用スイッチング素子において、 前記第１導電型の半導体層と前記第２導電型のコレクタ層との間に、前記第１導電型の半導体層よりも不純物の濃度が高濃度の第１導電型のバッファ層が形成されている ことを特徴とする電力変換用スイッチング素子。 【請求項９】 請求項１に記載の電力変換用スイッチング素子において、 前記第１のゲート電極および前記第２のゲート電極の組の同じ組に属する前記第１のゲート電極および前記第２のゲート電極の間に挟まれた前記チャネル層と前記第１導電型の半導体層との境界部分に、前記第１導電型の半導体層よりも不純物の濃度が高濃度の第１導電型のホールバリア層が形成されている ことを特徴とする電力変換用スイッチング素子。 【請求項１０】 請求項１に記載の電力変換用スイッチング素子において、 前記エミッタ電極は、互いに異なる前記ゲート電極の組に属し、互いに隣接する２つのゲート電極に挟まれた領域では、前記半導体基板の表面よりも深い位置まで形成されており、かつ、前記エミッタ電極は、前記第１導電型の半導体層と層間絶縁膜を介して接しているとともに、前記ゲート電極と前記ゲート絶縁膜を介して接している ことを特徴とする電力変換用スイッチング素子。 【請求項１１】 請求項１に記載の電力変換用スイッチング素子において、 前記ゲート電極の組の互いに異なる組に属し、互いに隣接する２つのゲート電極に挟まれた領域には、層間絶縁膜を介して前記エミッタ電極と接するとともに、前記第１導電型の半導体層に接する第２導電型のフローティング層をさらに備える ことを特徴とする電力変換用スイッチング素子。 【請求項１２】 請求項１に記載の電力変換用スイッチング素子において、 前記ゲート電極の組は、互いに異なる前記ゲート電極の組に属し、互いに隣接する２つのゲート電極のうち、一方が前記第１のゲート電極となり、他方が前記第２のゲート電極となるように配置されている ことを特徴とする電力変換用スイッチング素子。 【請求項１３】 一対の直流端子と、 電流をオン・オフする２つの電流スイッチング素子が前記直流端子間に直列に接続されて構成される直交流変換回路と、 前記直交流変換回路の前記２つの電流スイッチング素子が接続される箇所に接続される交流端子と、 を含んで構成される電力変換装置であって、 前記電流スイッチング素子は、請求項１ないし請求項１２のいずれか１項に記載の電力変換用スイッチング素子である ことを特徴とする電力変換装置。」 第３　原査定の理由について １　原査定の理由の概要 原査定の理由の概要は、次のとおりである。 「この出願については、平成２７年　７月１５日付け拒絶理由通知書に記載した理由１によって、拒絶をすべきものです。 なお、意見書及び手続補正書の内容を検討しましたが、拒絶理由を覆すに足りる根拠が見いだせません。 備考 ●理由１（特許法第２９条第２項）について ・請求項　１ ・引用文献等　１－２ 本願の請求項１に係る発明と、引用文献１に記載された発明（特に、段落００１９ないし段落００３８及び図１ないし図６を参照。）とは、以下の点で相違し、その余の点で一致する。 [相違点１] 本願の請求項１に係る発明は、「第１のゲート電極と第２のゲート電極との計２つを１組とする」という発明特定事項を有するのに対し、引用文献１に記載された発明は、「第１のゲート電極と、２つの第２のゲート電極との計３つを１組」としている点。 [相違点２] 本願の請求項１に係る発明は、「互いに異なる組に属し、かつ互いに隣接するゲート電極のうち、一方が第１のゲート電極となり、他方が第２のゲート電極となる」という発明特定事項を有するのに対し、引用文献１に記載された発明は、上述したように、計３つのゲート電極を１組としているため、そのような構成を有していない点。 上記相違点について検討する。 [相違点１について] 先の拒絶理由通知で示したように、引用文献２には、「トレンチ絶縁ゲート電極と隣り合うトレンチ絶縁ゲート電極との計２つを１組とした構造のトレンチ絶縁ゲート型ＩＧＢＴ」が記載されている（特に、段落００２０及び図１を参照。）。 したがって、引用文献１に記載された発明において、第２のゲート電極の一方を設けずに、第２のゲート電極の他方と第１のゲート電極との計２つを１組とすることは、当業者が適宜なし得る設計的事項である。 [相違点２について] 引用文献１には、規則的にゲート電極を配置することが示されており、[相違点１について]で述べたように、計２つのゲート電極を１組とした構造を採用した際においても、規則的にゲート電極を配置することは当業者が容易になし得たことである。 そして、 （１）一組のＷ１とＷ２とを順番を入れ替えずに並べる（請求項１に係る発明と同じ配置）か、 例：（Ｗ１－Ｗ２）－（Ｗ１－Ｗ２）－（Ｗ１－Ｗ２）－ … 若しくは、 （２）一組のＷ１とＷ２とを順番を入れ替えて並べる（請求項９に係る発明と同じ配置） 例：（Ｗ１－Ｗ２）－（Ｗ２－Ｗ１）－（Ｗ１－Ｗ２）－ … ことは、計２つのゲート電極を１組として規則的に配置した場合に、格別の創意を必要としないありふれた配置に過ぎない。 したがって、引用文献１において、上記（１）若しくは（２）に示したような構成で配置することは、当業者が容易に想到し得たことである。 なお、出願人は、意見書において「繰り返し配置されるときの対称性を考えた場合、対称性のあるゲート電極の組を対称性のないゲート電極の組で置き換えるときには、その配置を一意には定めることができない。」と主張している。 しかしながら、ゲート電極の配置を不規則とするものでなければ、前述したように請求項１において限定された配置は、当業者であれば最初に想到するような配置であると共に、請求項１と請求項９において限定された配置以外で規則的に配置することを想到する方が困難である。 したがって、出願人の主張は採用できない。 よって、請求項１に係る発明は、引用文献１及び２に記載された発明に基づいて、当業者であれば容易になし得たものであるから、依然として、特許法第２９条第２項の規定により特許を受けることができない。 ・請求項　２－３ ・引用文献等　１－２ 引用文献１には、「第１のゲート電極１５と第２のゲート電極１６ａ，１６ｂにタイミングの異なる制御信号を入力して制御することによって、第１のゲート電極１５を、第２のゲート電極１６ａ，１６ｂよりも前にターンオンさせ、第２のゲート電極１６ａ，１６ｂよりも後にターンオフさせることができる半導体装置」が記載されている（特に、段落００２９を参照。）。 引用文献１に記載された発明は、ターンオン動作及びターンオフ動作の安定化のために、信号の供給に時間差を設けている。 引用文献１には、具体的な時間差の数値は記載されていないものの、ターンオン動作及びターンオフ動作の安定化という効果を最大限に得るために、時間差を最適化することは、格別の創意を必要としない。 したがって、ターンオフ及びターンオン時に第１のゲート電極と第２のゲート電極に供給する駆動信号の時間差を３μ秒以上とすることは、当業者であれば容易になし得る。 ・請求項　４ ・引用文献等　１－２ 半導体素子を小型化することは、当業者にとって共通の課題である。したがって、そこで、引用文献１に記載された発明において、ゲート電極間を１μｍ以下に設定することで、集積化を図り、素子のサイズを小さくすることは、当業者が容易になし得たことである。 また、ゲート電極間を１μｍ以下とすることに臨界的意義は認められない。 ・請求項　５－６ ・引用文献等　１－２ 引用文献１には、回路にコンデンサＣ２を挿入することで、第２のゲート電極の電圧の上昇速度を遅くし、それにより、ＩＥＧＴをターンオン及びターンオフするタイミングに時間差を設ける発明が記載されている（特に、段落００５４、図１２及び図１３を参照。）。　また、共用制御部と遅延部を備え、第１のゲート電極に印加される制御信号を遅延して伝送される発明が記載されている。（特に段落００３２及び図６を参照。） ここで、遅延部を抵抗器により構成し、信号を遅延させることは、当業者が想到し得ることであり、格別の創意を必要としない。 以上を総合すると、請求項５－６に係る発明は、引用文献１に記載された発明に基づいて当業者が容易になし得たものである。 ・請求項　７ ・引用文献等　１－２ 引用文献２には、トレンチ絶縁ゲート型ＩＧＢＴにおいて、ｐ型コレクタ層２とｎ型ベース層１の間にｎ型ベース層１よりも高不純物濃度のｎ型バッファ層３を形成する技術が開示されている（特に、段落００１９及び図１を参照。）。 したがって、引用文献１に記載された発明に対して、引用文献２に記載された技術を適用し、バッファ層を設けることは当業者が容易になし得たことである。 ・請求項　８ ・引用文献等　１－２ 引用文献２には、領域Ｌａ内に位置するｐ型ベース層４とｎ型ベース層１との間に、ｎ型ベース層１より不純物濃度の高いｎ型半導体層８が設けられた、トレンチ絶縁ゲート型ＩＧＢＴが記載されている（特に、段落００３５及び図３を参照。）。 引用文献２では、ｎ型半導体層８によって、ホールがｐ型ベース層４に移動することを制限することで、ｎ型ベース層１中に蓄積し、伝導度変調を促進している。 したがって、引用文献１に記載された発明に対して、上記のような効果を得るために、引用文献２に記載された発明のようにｎ型半導体層８を設ることで、ｐ型エミッタ層から注入されたホールが、ｐ型ベース層１２及んでしまうことを防ぐことは、当業者が容易になし得たことである。 ・請求項　９ ・引用文献等　１－２ 請求項１についての記載でも述べたように、 （２）一組のＷ１とＷ２とを順番を入れ替えて並べる場合（請求項９に係る発明と同じ配置） 例：（Ｗ１－Ｗ２）－（Ｗ２－Ｗ１）－（Ｗ１－Ｗ２）－ … のような格別の創意を必要としない配置を採用することは、当業者が容易に想到し得たことである。 ・請求項　１０－１１ ・引用文献等　１－２ 請求項２－３についての記載でも述べたとおり、駆動信号の時間差を最適化することは、格別の創意を必要としない。 ＜引用文献等一覧＞ １．特開２００５－１９１２２１号公報 ２．特開２０００－３０７１１６号公報」 ２　原査定の拒絶理由通知の概要 平成２７年７月１５日付拒絶理由通知書の概要は、次のとおりである。 「１．（進歩性）この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 記　　　（引用文献等については引用文献等一覧参照） ●理由１（進歩性）について ・請求項　１ ・引用文献等　１－２ ・備考 （１）請求項１に係る発明の認定 この出願（以下、「本願」という。）の請求項１に係る発明は、特許請求の範囲に記載されたとおりのものであると認める。 （２）引用発明の認定 これに対して、本願の出願前に頒布された特開２００５－１９１２２１号公報（以下、「引用文献１」という。）には、次の記載がある。 （a）「 … 図１に示すように、半導体基板からなるｎ型ベース層１１の第１面上に、ｐ型ベース層１２が形成されている。ｐ型ベース層１２からｎ型ベース層１１に及ぶ複数のトレンチ１３が形成されている。トレンチ１３の底部は、ｎ型ベース層１１の内部に達するように形成されている。」（段落００１９） （b）「トレンチ１３内には、ゲート絶縁膜１４を介して導電層を埋め込むことによって、各トレンチ１３に設けられた第１のゲート電極（Ｇ１）１５と、第１のゲート電極１５の周辺に複数の第２のゲート電極（Ｇ２）１６ａ，１６ｂが形成されている。 … ｎ型ソース層１７は、ゲート絶縁膜１４を介して、第１のゲート電極１５及び第２のゲート電極１６ａ，１６ｂにそれぞれ隣接するように、形成されている。第１のゲート電極１５は、トレンチの両側の側壁にｎ型ソース層１７が隣接して形成されており、複数の第２のゲート電極１６ａ，１６ｂは、トレンチの片側の側壁に隣接してｎ型ソース層１７が形成されている。」（段落００２０） （c）「また、ｐ型ベース層１２及びｎ型ソース層１７上に、共通のエミッタ電極１８がそれぞれ形成されている。 … 一方、半導体基板からなるｎ型ベース層１１の第２面上に、ｐ型エミッタ層２０が形成されている。ｐ型エミッタ層２０上には、コレクタ電極２１が形成されている。 … 」（段落００２１） （d）「 このようにして、第１のゲート電極１５と負性容量の生じやすい第２のゲート電極１６ａ，１６ｂに、タイミングが異なる制御信号を入力して制御することによって、第１のゲート電極１５を、第２のゲート電極１６ａ，１６ｂよりも前にターンオンさせ、第２のゲート電極１６ａ，１６ｂよりも後にターンオフさせることができる。」（段落００２９） また、図面及び上記摘記事項より、以下に示す事項が認められる。 （e）図１から、ｎ型ソース層１７は、第１のゲート電極１５と第２のゲート電極１６ａ，１６ｂの間に挟まれたｐ型ベース層の第１面上の一部に形成されていると認められる。 （f）図１及び図２から、ｎ型ソース層１７を有さないｐ型ベース層１２は、異なる組に属し、互いに隣接する第２のゲート電極に挟まれていると認められる。 （g）図１から、ｐ型ベース層１２は、第１のゲート電極１５、第２のゲート電極１６ａ，１６ｂの周辺に、それぞれ形成されているゲート絶縁膜１４によって、ｎ型ソース層１７を有するｐ型ベース層１２とｎ型ソース層１７を有さないｐ型ベース層１２に区切られていると認められる。また、ｎ型ソース層１７を有さないｐ型ベース層１２の上部には、絶縁膜が形成されていることから、ｎ型ソース層１７を有さないｐ型ベース層１２とエミッタ電極１８は絶縁されていることから、ｎ型ソース層１７を有さないｐ型ベース層１２はフローティング層であると認められる。 （h）図２から、第１のゲート電極１５と第２のゲート電極１６ｂとの距離ｘ、第２のゲート電極１６ｂと第２のゲート電極１６ａとの距離ｙとすると、それぞれのゲート電極がｙ＞ｘを満たすように配置されていると認められる。 したがって、上記摘記事項を総合すれば、引用文献１には、以下の発明が記載されていると認められる。 半導体基板からなるｎ型ベース層１１と、ｎ型ベース層１１の第１面上に形成されたｎ型ソース層１７を有するｐ型ベース層１２と、ｐ型ベース層１２からｎ型ベース層１１におよぶ複数のトレンチ１３と、各トレンチ１３に、ｎ型ベース層１１及びｎ型ソース層１７を有するｐ型ベース層１２と、ゲート絶縁膜１４を介して形成された第１のゲート電極(Ｇ１)１５と、第１のゲート電極１５の周辺に設けられた、第２のゲート電極(Ｇ２)１６ａ，１６ｂと、第１のゲート電極１５と第２のゲート電極１６ａ，１６ｂの間に挟まれたｐ型ベース層の第１面上の一部に、ゲート絶縁膜１４を介して、第１のゲート電極１５及び第２のゲート電極１６ａ，１６ｂにそれぞれ隣接するように形成されたｎ型ソース領域１７と、ｎ型ソース層１７及びｐ型ベース層１２上に形成された共通のエミッタ電極１８と、異なる組に属し、互いに隣接する第２のゲート電極に挟まれており、エミッタ電極１８と絶縁されたｎ型ソース層１７を有さないｐ型ベース層１２と、半導体基板からなるｎ型ベース層１１の第２面上に形成されたｐ型エミッタ層２０と、ｐ型エミッタ層２０上に形成されたコレクタ電極２１と、を備え、第１のゲート電極１５と第２のゲート電極１６ｂとの間隔をｘ、異なる組に属する、第２のゲート電極１６ｂと第２のゲート電極１６ａとの間隔をｙとすると、それぞれのゲート電極がｙ＞ｘを満たすように配置されているとともに、第１のゲート電極１５に印加する制御信号ｉｎ１と第２のゲート電極１６ａ，１６ｂに印加する制御信号ｉｎ２のタイミングが異なることを特徴とする、半導体装置。 （３－１）対比 本願の請求項１に係る発明と引用文献１に記載された発明を対比する。 引用文献１に記載された発明の「ｎ型ベース層１１」、「ｎ型ベース層１１の第１面上に形成されたｎ型ソース層１７を有するｐ型ベース層１２」は、それぞれ、本願の請求項１に係る発明の「第１導電型の半導体層」、「前記半導体基板の第１表面側に形成された第２導電型のチャネル層」に相当する。 引用文献１に記載された発明の「ｐ型ベース層１２からｎ型ベース層１１におよぶ複数のトレンチ１３」、「ｎ型ベース層１１及びｎ型ソース層１７を有するｐ型ベース層１２と、ゲート絶縁膜１４を介して形成された第１のゲート電極(G1)１５と、第１のゲート電極１５の周辺に設けられた、第２のゲート電極(G2)１６ａ，１６ｂ」は、それぞれ、本願の請求項１に係る発明の「前記半導体基板の前記第１表面側に前記チャネル層を貫いて形成された複数のトレンチ」、「前記半導体層および前記チャネル領域とゲート絶縁膜を介して接するように設けられた第１のゲート電極および第２のゲート電極とからなるゲート電極の組」に相当する。 引用文献１に記載された発明の「第１のゲート電極１５と第２のゲート電極１６ａ，１６ｂの間に挟まれたｐ型ベース層の第１面上の一部に、ゲート絶縁膜１４を介して、第１のゲート電極１５及び第２のゲート電極１６ａ，１６ｂにそれぞれ隣接するように形成されたｎ型ソース領域１」、「ｎ型ソース層１７及びｐ型ベース層１２上に形成された共通のエミッタ電極１８」は、それぞれ、本願の請求項１に係る発明の「前記ゲート電極の組の同じ組に属する前記第１のゲート電極および前記第２のゲート電極の間に挟まれた前記チャネル層の表面の一部に、前記第１のゲート電極および前記第２のゲート電極のそれぞれに前記ゲート絶縁膜を介して接するように形成された第１導電型のエミッタ領域」、「前記第１導電型のエミッタ領域および前記第２導電型のチャネル層が電気的に接続されるエミッタ電極」に相当する。 引用文献１に記載された発明の「異なる組に属し、互いに隣接する第２のゲート電極に挟まれており、エミッタ電極１８と絶縁されたｎ型ソース層１７を有さないｐ型ベース層１２」、「半導体基板からなるｎ型ベース層１１の第２面上に形成されたｐ型エミッタ層２０」、「ｐ型エミッタ層２０上に形成されたコレクタ電極２１」は、それぞれ、本願の請求項１に係る発明の「前記ゲート電極の組の互いに異なる組に属し、互いに隣接する２つのゲート電極に挟まれ、前記エミッタ電極と絶縁された前記チャネル層である第２導電型のフローティング層」、「前記第１導電型の半導体層に接し、前記半導体基板の第２面側に形成された第２導電型のコレクタ層」、「前記第２導電型のコレクタ層に電気的に接続されたコレクタ電極」に相当する。 引用文献１に記載された発明の「第１のゲート電極１５と第２のゲート電極１６ｂとの間隔をｘ、第２のゲート電極１６ｂと第２のゲート電極１６ａとの間隔をｙとすると、それぞれのゲート電極がｙ＞ｘを満たすように配置されている」、「第１のゲート電極１５に印加する制御信号ｉｎ１と第２のゲート電極１６ａ，１６ｂに印加する制御信号ｉｎ２のタイミングが異なる」は、それぞれ、本願の請求項１に係る発明の「前記同じ組に属する前記第１のゲート電極と前記第２のゲート電極との間隔をａとし、前記互いに異なる組に属し、互いに隣接する２つのゲート電極同士の間隔をｂとして、それぞれのゲート電極を、ｂ＞ａを満たすように配置する」、「前記第１のゲート電極および前記第２のゲート電極のそれぞれに対し、駆動タイミングに時間差のある第１の駆動信号および第２の駆動信号を供給する」に相当する。 したがって、両者の相違点は次のとおりである。 相違点１．引用文献１では、第１のゲート電極と２つの第２のゲート電極の計３つを１組としているのに対し、請求項１に記載された発明では、互いに隣接する第１のゲート電極と第２のゲート電極の計２つを１組としている点。 相違点２．引用文献１では、半導体装置の発明であるのに対し、本願の請求項１に係る発明は、電力変換用スイッチング素子である点。 （３－２） 上記相違点について検討する。 ・相違点１．について 引用文献２には、トレンチ絶縁ゲート電極と隣り合うトレンチ絶縁ゲート電極の２つを１組とした構造のトレンチ絶縁ゲート型ＩＢＧＴが記載されている。（特に、段落００２０及び図１を参照。） したがって、引用文献１に記載された発明において、第１のゲート電極と２つの第２のゲート電極の計３つを１組としているのに代えて、引用文献２に記載されているように、計２つのトレンチ絶縁ゲート電極を１組とすることは、当業者が適宜なし得る設計的事項である。 ・相違点２．について 引用文献１の背景技術には、ＩＥＧＴやＩＧＢＴなどの絶縁ゲート型半導体素子が電力用半導体素子として用いられることが記載されている。（特に段落０００２を参照。） 引用文献１に記載された半導体装置は、このような背景技術を基になされたものであるから、引用文献１に記載された発明を電力用半導体素子として用いることには困難性はない。 （４）結論 よって、本願の請求項１に係る発明は、引用文献１及び引用文献２に記載の発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。 ・請求項　２－３ ・引用文献等　１－２ ・備考 引用文献１には、「第１のゲート電極１５と第２のゲート電極１６ａ，１６ｂにタイミングの異なる制御信号を入力して制御することによって、第１のゲート電極１５を、第２のゲート電極１６ａ，１６ｂよりも前にターンオンさせ、第２のゲート電極１６ａ，１６ｂよりも後にターンオフさせることができる半導体装置」が記載されている。（特に、段落００２９を参照。） 引用文献１に記載された発明は、ターンオン動作及びターンオフ動作の安定化のために、信号の供給に時間差を設けている。 引用文献１には、具体的な時間差の数値は記載されていないものの、ターンオン動作及びターンオフ動作の安定化という効果を最大限に得るために、時間差を最適化することは、格別の創意を必要としない。 したがって、ターンオフ及びターンオン時に第１のゲート電極と第２のゲート電極に供給する駆動信号の時間差を３μ秒以上とすることは、当業者であれば容易になし得る。 また、駆動信号の時間差を３μ秒以上とすることに臨界的意義は認められない。 ・請求項　４ ・引用文献等　１－２ ・備考 半導体素子を小型化することは、当業者にとって共通の課題である。したがって、そこで、引用文献１に記載された発明において、ゲート電極間を１μｍ以下に設定することで、集積化を図り、素子のサイズを小さくすることは、当業者が容易になし得たことである。 また、ゲート電極間を１μｍ以下とすることに臨界的意義は認められない。 ・請求項　５－６ ・引用文献等　１－２ ・備考 引用文献１には、回路にコンデンサＣ２を挿入することで、第２のゲート電極の電圧の上昇速度を遅くし、それにより、ＩＥＧＴをターンオン及びターンオフするタイミングに時間差を設ける発明が記載されている。（特に、段落００５４、図１２及び図１３を参照。）　また、共用制御部と遅延部を備え、第１のゲート電極に印加される制御信号を遅延して伝送される発明が記載されている。（特に段落００３２及び図６を参照。） ここで、遅延部を抵抗器により構成し、信号を遅延させることは、当業者が想到し得ることであり、格別の創意を必要としない。 以上を総合すると、請求項５－６に係る発明は、引用文献１に記載された発明に基づいて当業者が容易になし得たものである。 ・請求項　７ ・引用文献等　１－２ ・備考 引用文献２には、トレンチ絶縁ゲート型ＩＧＢＴにおいて、ｐ型コレクタ層２とｎ型ベース層１の間にｎ型ベース層１よりも高不純物濃度のｎ型バッファ層３を形成する技術が開示されている。 したがって、引用文献１に記載された発明に対して、引用文献２に記載された技術を適用し、バッファ層を設けることは当業者が容易になし得たことである。 ・請求項　８ ・引用文献等　１－２ ・備考 引用文献２には、領域La内に位置するｐ型ベース層４とｎ型ベース層１との間に、ｎ型ベース層１より不純物濃度の高いｎ型半導体層８が設けられた、トレンチ絶縁ゲート型ＩＧＢＴが記載されている。 引用文献２では、ｎ型半導体層８によって、ホールがｐ型ベース層４に移動することを制限することで、ｎ型ベース層１中に蓄積し、伝導度変調を促進している。 したがって、引用文献１に記載された発明に対して、上記のような効果を得るために、引用文献２に記載された発明のようにｎ型半導体層８を設ることで、ｐ型エミッタ層から注入されたホールが、ｐ型ベース層１２及んでしまうことを防ぐことは、当業者が容易になし得たことである。 ・請求項　９ ・引用文献等　１ ・備考 引用文献１には、「半導体基板からなるｎ型ベース層１１と、ｎ型ベース層１１の第１面上に形成されたｎ型ソース層１７を有するｐ型ベース層１２と、ｎ型ベース層１１及びｎ型ソース層１７を有するｐ型ベース層１２と、ゲート絶縁膜１４を介して形成されたゲート電極とｐ型ベース層の第１面上の一部に、ゲート絶縁膜１４を介して、ゲート電極に接するように形成されたｎ型ソース領域１７と、ｎ型ソース層１７及びｐ型ベース層１２上に形成された共通のエミッタ電極１８と、半導体基板からなるｎ型ベース層１１の第２面上に形成されたｐ型エミッタ層２０と、ｐ型エミッタ層２０上に形成されたコレクタ電極２１と、を備え、第１のゲート電極１５に印加する制御信号ｉｎ１と第２のゲート電極１６ａ，１６ｂに印加する制御信号ｉｎ２のタイミングが異なることを特徴とする、半導体装置。」が記載されていると認められる。 本願の請求項９に係る発明と引用文献１に記載された発明を対比すると、両者の相違点は以下の通りである。 引用文献１では、半導体装置の発明であるのに対し、本願の請求項９に係る発明は、電力変換用スイッチング素子である点。 上記の相違点に関しては、請求項１に係る発明における相違点２．の判断と同様、引用文献１に記載された発明を電力用半導体素子として用いることに困難性はない。 ・請求項　１０－１１ ・引用文献等　１ ・備考 請求項２－３に係る発明における備考でも述べたとおり、駆動信号の時間差を最適化することは、格別の創意を必要としない。また、駆動信号の時間差を３μ秒以上とすることに臨界的意義は認められない。 ・請求項　１２ ・引用文献等　１－３ ・備考 電力変換用スイッチング素子を電力変換装置に用いることは、引用文献２及び３に例示されているように周知技術である。 よって、本願の請求項１２に係る発明は、引用文献１ないし３に記載された発明に基づいて当業者が容易に発明をすることができたものである。 ＜引用文献等一覧＞ １．特開２００５－１９１２２１号公報 ２．特開２０００－３０７１１６号公報 ３．国際公開第２０１１／１０４８５０号（周知技術を示す文献）」 第４　当審の拒絶理由について １　当審拒絶理由の概要 平成２９年３月１３日付で当審より通知した拒絶理由の概要は、次のとおりである。 「Ａ．平成２７年９月２４日付けでした手続補正は，下記の点で願書に最初に添付した明細書，特許請求の範囲又は図面に記載した事項の範囲内においてしたものでないから，特許法第１７条の２第３項に規定する要件を満たしていない。 記 １．平成２７年９月２４日付の手続補正（以下、「手続補正」という。）により補正された請求項９、および、請求項９を引用する請求項１０，１１，１３は、「前記ゲート電極の組の互いに異なる組に属し、互いに隣接する２つのゲート電極に挟まれ、前記エミッタ電極と絶縁された前記チャネル層である第２導電型のフローティング層」について記載されていないために、発明の詳細な説明【００８１】ないし【００８３】、および【図１５】に記載された、「第２導電型のフローティング層」を設けていない発明を含む構成となっている。 しかしながら、手続補正により付加された、請求項９における「前記ゲート電極の組の異なる組に属し、互いに隣接する２つのゲート電極には、前記第１の駆動信号または前記第２の駆動信号の同じ駆動タイミングの駆動信号が供給され」るものであるとの、発明特定事項に対応する駆動信号の供給については、発明の詳細な説明【００８１】ないし【００８３】、および【図１５】に記載された、「第２導電型のフローティング層」を設けていない発明には記載されていない。 そうすると、「前記ゲート電極の組の異なる組に属し、互いに隣接する２つのゲート電極には、前記第１の駆動信号または前記第２の駆動信号の同じ駆動タイミングの駆動信号が供給され」、且つ、「第２導電型のフローティング層」を設けていないものは、本願の願書に最初に添付した明細書、特許請求の範囲又は図面（以下「本願の当初明細書等」という。）に記載されておらず、また、当該技術分野における技術常識を参酌しても、本願の当初明細書等の記載から自明であるとも認められない。 してみると、上記手続補正書による補正は、本願の当初明細書等に記載された事項の範囲内において行ったものとは認められない。 Ｂ．この出願の下記の請求項に係る発明は，その出願前に日本国内又は外国において，頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。 記 ＜引用文献等一覧＞ 引用例１：特開２００１－３０８３２７号公報 引用例２：特開２００５－１９１２２１号公報 引用例３：特開２０００－１０１０７６号公報 引用例４：特開２０００－３０７１１６号公報 引用例５：特開２００７－１９５５８号公報 引用例６：特開２０１１－１１９４１６号公報 請求項１ 引用例：１－３ 備考 引用例１【図１】に記載されているように、請求項１に記載された発明と同様の構成の電力変換用スイッチング素子は公知の素子である。 また、引用例２および３に記載されているように電力変換用スイッチング素子の動作を安定化させるために、電力変換用スイッチング素子のゲート電極の駆動タイミングに時間差のある駆動信号を供給することは公知の技術である。 そして、引用例１記載の電力変換用スイッチング素子において、動作の安定化等を目的として、引用例２および３に記載された公知技術を採用し、請求項１に記載された発明と同様の発明とすることに格別の困難性は認められない。 請求項２ 引用例：１－３ 備考 ターンオフのタイミングを異なるものとすることは、引用例２【図５】および引用例３【図３】に記載されているように、公知の技術であるから、動作の安定化等を目的として、引用例２および３に記載された公知技術を採用することは、当業者が適宜為し得る事項である。 またそのタイミングの時間差をどのようにするかは、動作の安定化を得るために、当業者が適宜考慮することであるから、タイミングの時間差を３μ秒以上とすることは、当業者であれば容易に為し得る事項であると認められる。 請求項３ 引用例：１－３ 備考 ターンオンのタイミングを異なるものとすることは、引用例２【図５】に記載されているように、公知の技術であるから、動作の安定化等を目的として、引用例２に記載された公知技術を採用することは、当業者が適宜為し得る事項である。 またそのタイミングの時間差をどのようにするかは、動作の安定化を得るために、当業者が適宜考慮することであるから、タイミングの時間差を３μ秒以上とすることは、当業者であれば容易に為し得る事項であると認められる。 請求項４ 引用例：１－３ 備考 電力変換用のスイッチング素子において、ゲート電極間の間隔をどのようにするかは、製造時に使用されるプロセスルールに基づいて適宜選択される事項であるから、その間隔を１μｍ以下とすることは、当業者が設計時に適宜為し得る事項であると認められる。 請求項５，６ 引用例：１－３ 備考 引用例３【図１０】および【図１１】に記載されているように、駆動タイミングを調整するために、抵抗をもちいることや、抵抗やコンデンサをもちいることは適宜行われている公知技術であるから、引用例１記載の発明において、該公知技術を採用することは、当業者が適宜為し得る事項であると認められる。 請求項７ 引用例：１－４ 備考 引用例４【０００３】に記載されているように、電力変換用スイッチング素子において、バッファ層を設けることは適宜行われている公知技術であるから、引用例１に記載された発明において、該公知技術を採用することに格別の困難性は認められない。 請求項８ 引用例：１－３，５ 備考 引用例５【０１０１】に記載されているように、電力変換用のスイッチング素子においてバリア層（請求項８に記載された「ホールバリア層」に相当する。）を設けることは適宜行われている公知技術であるから、引用例１に記載された発明において、該公知技術を採用することに格別の困難性は認められない。 請求項９ 請求項１－３，６ 備考 引用例１【図１】や引用例６【図１】に記載されているように、請求項９に記載された発明と同様の構成の電力変換用スイッチング素子は公知の素子である。 また、引用例２および３に記載されているように電力変換用スイッチング素子の動作を安定化させるために、電力変換用スイッチング素子のゲート電極の駆動タイミングに時間差のある駆動信号を供給することは公知の技術である。 そして、引用例１および６記載の電力変換用スイッチング素子において、動作の安定化等を目的として、引用例２および３に記載された公知技術を採用し、請求項９に記載された発明と同様の発明とすることに格別の困難性は認められない。 請求項１０ 引用例：１－３，６ 備考 ターンオフのタイミングを異なるものとすることは、引用例２【図５】および引用例３【図３】に記載されているように、公知の技術であるから、動作の安定化等を目的として、引用例２および３に記載された公知技術を採用することは、当業者が適宜為し得る事項である。 またそのタイミングの時間差をどのようにするかは、動作の安定化を得るために、当業者が適宜考慮することであるから、タイミングの時間差を３μ秒以上とすることは、当業者であれば容易に為し得る事項であると認められる。 請求項１１ 引用例：１－３，６ 備考 ターンオンのタイミングを異なるものとすることは、引用例２【図５】に記載されているように、公知の技術であるから、動作の安定化等を目的として、引用例２に記載された公知技術を採用することは、当業者が適宜為し得る事項である。 またそのタイミングの時間差をどのようにするかは、動作の安定化を得るために、当業者が適宜考慮することであるから、タイミングの時間差を３μ秒以上とすることは、当業者であれば容易に為し得る事項であると認められる。 請求項１２ 引用例：２，３，６ 備考 引用例６【図１】に記載されているように、請求項１２に記載された発明と同様の構成の電力変換用スイッチング素子は公知の素子である。 また、引用例２および３に記載されているように電力変換用スイッチング素子の動作を安定化させるために、電力変換用スイッチング素子のゲート電極の駆動タイミングに時間差のある駆動信号を供給することは公知の技術である。 そして、引用例６記載の電力変換用スイッチング素子において、動作の安定化等を目的として、引用例２および３に記載された公知技術を採用し、請求項９に記載された発明と同様の発明とすることに格別の困難性は認められない。 請求項１３ 引用例：１－６ 備考 電力変換用スイッチング素子をもちいて電力変換装置を構成することは、引用例４【図１２】および引用例６【図２２】に記載されているように、公知の構成であるから、引用例１ないし６記載の公知技術をもちいて、請求項１３に記載された電力変換装置を構成することは、当業者が適宜為し得る事項である。」 第５　特許法第１７条の２第３項について 当審拒絶理由で拒絶の理由を示した、補正前の請求項９および補正前の請求項９を引用する補正前の請求項１０，１１，１３は、本手続補正書により削除された。 また、本願発明１ないし１３は、補正前の請求項９に記載された「前記ゲート電極の組の異なる組に属し、互いに隣接する２つのゲート電極には、前記第１の駆動信号または前記第２の駆動信号の同じ駆動タイミングの駆動信号が供給され」るものであるとの、発明特定事項を含まないものとなったから、本手続補正書により、平成２７年９月２４日付の手続補正書は、願書に最初に添付した明細書，特許請求の範囲又は図面に記載した事項の範囲内において行ったものでないとの、当審拒絶理由で示した理由Ａは解消した。 第６　特許法第２９条第２項について １　引用文献について （１）引用例１（当審の拒絶理由において引用例２として引用した文献）について ア　引用例１の記載 原査定の理由および当審の拒絶の理由に引用された、特開２００５－１９１２２１号公報（以下、「引用例１」という。）には、図面とともに、以下のことが記載されている。（なお、下線は、当審において付与した。以下、同じ。） （ア）「【０００２】 電力エネルギーを有効に活用するため、電力用半導体素子を用いたコンバータやインバータなどの電力変換装置が、広く使用されている。電力用半導体素子としては、ＩＥＧＴ（Ｉｎｊｅｃｔｉｏｎ　Ｅｎｈａｎｃｅｄ　Ｇａｔｅ ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）などの絶縁ゲート型半導体素子が用いられている。ＩＥＧＴやＩＧＢＴは、制御回路や保護回路などの周辺回路を小型化することができ、低損失化、高速化、低コスト化が可能である。ここで、エミッタ電極のコンタクトを間引くなどして、電子注入を促進したＩＧＢＴをＩＥＧＴと呼ぶ。」 （イ）「【００１９】 （第１の実施の形態） 図１乃至図８を参照して本発明の第１の実施の形態に係る半導体装置を説明する。図１に、本実施の形態におけるトレンチゲート構造を有するＩＥＧＴの断面図を示す。このＩＥＧＴでは、図１に示すように、半導体基板からなるｎ型ベース層１１の第１面上に、ｐ型ベース層１２が形成されている。ｐ型ベース層１２からｎ型ベース層１１に及ぶ複数のトレンチ１３が形成されている。トレンチ１３の底部は、ｎ型ベース層１１の内部に達するように形成されている。 【００２０】 トレンチ１３内には、ゲート絶縁膜１４を介して導電層を埋め込むことによって、各トレンチ１３に設けられた第１のゲート電極（Ｇ1）１５と、第１のゲート電極１５の周辺に複数の第２のゲート電極（Ｇ2）１６ａ，１６ｂが形成されている。第１及び第２のゲート電極１５，１６ａ間と、第１及び第２のゲート電極１５，１６ｂ間のｐ型ベース層１２の表面領域には、それぞれｎ型ソース層１７が形成されている。ｎ型ソース層１７は、ゲート絶縁膜１４を介して、第１のゲート電極１５及び第２のゲート電極１６ａ，１６ｂにそれぞれ隣接するように、形成されている。第１のゲート電極１５は、トレンチの両側の側壁にｎ型ソース層１７が隣接して形成されており、複数の第２のゲート電極１６ａ，１６ｂは、トレンチの片側の側壁に隣接してｎ型ソース層１７が形成されている。 【００２１】 また、ｐ型ベース層１２及びｎ型ソース層１７上に、共通のエミッタ電極１８がそれぞれ形成されている。第１のゲート電極Ｇ1１５及び第２のゲート電極Ｇ2１６ａ，１６ｂ上には、絶縁膜１９が形成されている。一方、半導体基板からなるｎ型ベース層１１の第２面上に、ｐ型エミッタ層２０が形成されている。ｐ型エミッタ層２０上には、コレクタ電極２１が形成されている。図１では、単位セル構造を示しており、実際はこの単位セルが複数並列に接続される。また、第１及び第２のゲート電極１５，１６ａ，１６ｂに、第１及び第２の端子（図示しない）がそれぞれ電気的に接続されており、さらに第１及び第２の端子は、第１及び第２のゲート電圧を制御する制御部３６に電気的に接続されている。 【００２２】 コレクタ電極に高電圧を印加した状態から、ＩＥＧＴをターンオンさせると、ｐ型エミッタ層から注入された正孔が、エミッタ電極のコンタクトが間引かれた部分のｎ型ベース層の界面に蓄積する。負性容量は、この正孔のチャネルによって、ゲート電極に負の電荷が誘起されることによって生じる。第１及び第２のゲート電極１５，１６ａ，１６ｂ上には絶縁膜１９が形成され、エミッタ電極のコンタクトは、第１のゲート電極１５上の絶縁膜１９の両側、すなわち、第２のゲート電極１６ａ，１６ｂ上のそれぞれの絶縁膜１９の片側にのみ形成されている。よって、第２のゲート電極１６ａ，１６ｂは、もう一方の片側の側壁に正孔が蓄積し、正孔のチャネルが形成されるため、負性容量を生じやすい。」 （ウ）「【００２５】 続いて、図４に、図１に示したＩＥＧＴを含む半導体装置の回路図を示す。図４に示すように、第１のゲート電極（Ｇ1）１５と第２のゲート電極（Ｇ2）１６ａ，１６ｂに、第１のゲート抵抗（ＲG1）３１及び第２のゲート抵抗（ＲG2）３２がそれぞれ接続されている。第１のゲート抵抗３１及び第２のゲート抵抗３２は、第１の端子３３及び第２の端子３４に接続されている。制御部３６には、Ｇ1用制御部３６ａ及びＧ2用制御部３６ｂが設けられており、第１及び第２のゲート電極１５，１６ａ，１６ｂのゲート電圧をそれぞれ制御する。 【００２６】 図５に、図４のＩＥＧＴを動作させて制御するときの第１及び第２のゲート電極１５，１６ａ，１６ｂのゲート電圧ＶG1，ＶG2の時間変化を示す。図４のＩＥＧＴを動作させるときは、第１の端子３３に第１の制御信号ｉｎ１を印加し、第２の端子３４に第２の制御信号ｉｎ２を印加する。ＩＥＧＴをターンオンさせるときは、まず、図５に示すように、第２の端子３４にターンオン信号（第２の制御信号ｉｎ２の立ち上がり部）を入力する前に、第１の端子３３にターンオン信号（第１の制御信号ｉｎ１の立ち上がり部）を入力する。時間ｔ＝ｔ1秒のとき、第１の端子３３にターンオン信号を入力すると、第１のゲート電極15のゲート電圧ＶG1が上昇する。第１のゲート電極のゲート電圧ＶG1がしきい値Ｖthを超えると、第１のゲート電極１５部分のＩＥＧＴがターンオンし、図示しないコレクタ電流が上昇し、図示しないコレクタ電圧が低下し始める。第１のゲート電極１５のゲート電圧ＶG1は、コレクタ電圧が十分に低下するまで、第１のゲート電極１５とコレクタ間の寄生容量によって変位電流が流れる。よって、第１のゲート電極１５のゲート電圧ＶG1は、コレクタ電圧が十分に低下する時間ｔ＝ｔ2秒まで、ほぼ一定値に保たれる。第１のゲート電極１５のゲート電圧ＶG1は、コレクタ電圧が十分に低下した後、再び上昇する。 【００２７】 一方、第２の端子３４には、ゲート電圧ＶG1が一定値より高くなった後の時間ｔ＝ｔ3秒のとき、ターンオン信号を印加する。コレクタ電圧は十分に低下しているため、第２のゲート電極１６ａ，１６ｂのゲート電圧ＶG2は、一気に上昇する。ゲート電圧ＶG2は、時間ｔ＝ｔ3秒の前に、ＶG2-まで上昇しているが、この電圧の変化は、第２のゲート電極１６ａ，１６ｂ部分の負性容量によるものである。このとき、抵抗値の小さい第２のゲート抵抗３２を接続することによって、ＶG2-＜Ｖthとすることができる。なお、第２のゲート抵抗３２は、特に設けなくてもかまわない。」 （エ）「【００２９】 このようにして、第１のゲート電極１５と負性容量の生じやすい第２のゲート電極１６ａ，１６ｂに、タイミングが異なる制御信号を入力して制御することによって、第１のゲート電極１５を、第２のゲート電極１６ａ，１６ｂよりも前にターンオンさせ、第２のゲート電極１６ａ，１６ｂよりも後にターンオフさせることができる。したがって、負性容量の影響を低減させて、ＩＥＧＴをターンオン及びターンオフすることができる。よって、ＩＥＧＴのターンオン動作及びターンオフ動作を安定化することができる。また、第１のゲート電極１５と負性容量の生じやすい第２のゲート電極１６ａ，１６ｂに異なるタイミングで制御信号を入力して制御することによって、負性容量の影響を低減しており、浅いトレンチゲートを形成するなどの電子の注入を促進する効果を抑制することがない。さらに、第１のゲート電極１５によって素子をターンオンさせた後、続いて第２のゲート電極１６ａ，１６ｂ部分にもチャネルを形成させているため、導通状態において、十分なチャネル密度を確保することができ、オン電圧を低減することができる。」 イ　引用例１発明について 上記アの記載から、引用例１には、実質的に次の発明（以下、「引用例１発明」という。）が記載されているものと認められる。 「半導体基板からなるｎ型ベース層１１の第１面上に、ｐ型ベース層１２が形成され、 ｐ型ベース層１２からｎ型ベース層１１に及ぶ複数のトレンチ１３が形成され、 トレンチ１３内には、ゲート絶縁膜１４を介して導電層を埋め込み、 各トレンチ１３に設けられた第１のゲート電極（Ｇ1）１５と、第１のゲート電極１５の周辺に複数の第２のゲート電極（Ｇ2）１６ａ，１６ｂが形成され、 第１及び第２のゲート電極１５，１６ａ間と、第１及び第２のゲート電極１５，１６ｂ間のｐ型ベース層１２の表面領域には、それぞれｎ型ソース層１７が形成され、 ｎ型ソース層１７は、ゲート絶縁膜１４を介して、第１のゲート電極１５及び第２のゲート電極１６ａ，１６ｂにそれぞれ隣接するように、形成され、 第１のゲート電極１５は、トレンチの両側の側壁にｎ型ソース層１７が隣接して形成され、複数の第２のゲート電極１６ａ，１６ｂは、トレンチの片側の側壁に隣接してｎ型ソース層１７が形成され、 ｐ型ベース層１２及びｎ型ソース層１７上に、共通のエミッタ電極１８がそれぞれ形成され、 第１のゲート電極Ｇ1１５及び第２のゲート電極Ｇ2１６ａ，１６ｂ上には、絶縁膜１９が形成され、 半導体基板からなるｎ型ベース層１１の第２面上に、ｐ型エミッタ層２０が形成され、 ｐ型エミッタ層２０上には、コレクタ電極２１が形成されている 電力用半導体素子であるＩＥＧＴにおいて、 ＩＥＧＴのターンオン動作及びターンオフ動作を安定化させるために、 第１のゲート電極１５を、負性容量の生じやすい第２のゲート電極１６ａ，１６ｂよりも前にターンオンさせることにより、負性容量の影響を低減させて、ＩＥＧＴをターンオンさせる、 電力用半導体素子であるＩＥＧＴ。」 （２）引用例２（当審の拒絶理由において引用例４として引用した文献）について ア　引用例２の記載 原査定の理由および当審の拒絶の理由に引用された、特開２０００－３０７１１６号公報（以下、「引用例２」という。）には、図面とともに、以下のことが記載されている。 （ア）「【０００１】 【発明の属する技術分野】本発明は、半導体装置に関わり、特に、トレンチ絶縁ゲート構造を有する絶縁ゲート型バイポーラトランジスタ、及び、それを利用した電力変換装置に関する。」 （イ）「【００１８】 【発明の実施の形態】図１は本発明の第１の実施例であり、トレンチ絶縁ゲート型ＩＧＢＴのセルの断面図である。 【００１９】このトレンチ絶縁ゲート型ＩＧＢＴは高抵抗のｎ型ベース層１(第２半導体層)の一方の面に、ｎ型ベース層１よりも高不純物濃度のｎ型バッファ層３を挟んでｐ型コレクタ層２（第１半導体層）が形成される。ｎ型ベース層１の他方の面側にはｐ型ベース層４（第３半導体層）が形成される。 【００２０】ｐ型ベース層４には、平面形状がストライプ状をなす複数本の同じ形状を有するトレンチ絶縁ゲート電極７（絶縁ゲート）が、ｎ型ベース層１に達する深さに形成してある。トレンチ絶縁ゲート電極７は、ｐ型ベース層４の表面からｎ型ベース層１まで達する溝内にゲート電極が埋め込まれ、ゲート電極の周囲が絶縁膜で覆われた形状をしている。これらのトレンチ絶縁ゲート電極７は隣り合うトレンチ絶縁ゲートの相互間隔が、狭いＬａと広いＬｂが交互に繰り返す構造を有している。なお、本実施例は、トレンチ溝の側壁を基点にして相互間隔を示しているが、トレンチ絶縁ゲートの幅方向の中心を基点にしても良い。」 （ウ）「【００３０】本発明者の検討によれば、Ｌａ≦５μｍを満たすとき、図２に示す傾向の特性が得られる。Ｌｂ／Ｌａ＞１においては、Ｌｂ／Ｌａが大きくなるにしたがって、入力容量Ｃinと飽和電流Ｉcsatが小さくなり、Ｌｂ／Ｌａ＝１２でほぼ極小となる。すなわち、Ｌｂ／Ｌａ＞１においては、トレンチ絶縁ゲート型ＩＧＢＴの高速スイッチング性能及び短絡耐量が向上する。しかも１２＞Ｌｂ／Ｌａ＞１においては、オン電圧が低減する。すなわち、１２＞Ｌｂ／Ｌａ＞１においては、低オン抵抗というトレンチ絶縁ゲート型本来の特性が損なわれずむしろ向上されながら、入力容量Ｃinと飽和電流Ｉcsatが低減する。さらに、６≧Ｌｂ／Ｌａ≧２にすることにより、オン電圧が極小になる。」 イ　引用例２発明について 上記アの記載から、引用例２には、実質的に次の発明（以下、「引用例２発明」という。）が記載されているものと認められる。 「高抵抗のｎ型ベース層１(第２半導体層)の一方の面に、ｎ型ベース層１よりも高不純物濃度のｎ型バッファ層３を挟んでｐ型コレクタ層２（第１半導体層）が形成され、 ｎ型ベース層１の他方の面側にはｐ型ベース層４（第３半導体層）が形成され、 ｐ型ベース層４には、平面形状がストライプ状をなす複数本の同じ形状を有するトレンチ絶縁ゲート電極７（絶縁ゲート）が、ｎ型ベース層１に達する深さに形成され、 トレンチ絶縁ゲート電極７は、ｐ型ベース層４の表面からｎ型ベース層１まで達する溝内にゲート電極が埋め込まれ、ゲート電極の周囲が絶縁膜で覆われた形状をなし、 トレンチ絶縁ゲート型ＩＧＢＴの高速スイッチング性能及び短絡耐量が向上するために、これらのトレンチ絶縁ゲート電極７は隣り合うトレンチ絶縁ゲートの相互間隔が、狭いＬａと広いＬｂが交互に繰り返す構造を有する、 電力変換装置に利用されるトレンチ絶縁ゲート型ＩＧＢＴ。」 （３）引用例３（当審の拒絶理由において引用例１として引用した文献）について ア　引用例３の記載 当審の拒絶の理由に引用された、特開２００１－３０８３２７号公報（以下、「引用例３」という。）には、図面とともに、以下のことが記載されている。 （ア）「【０００１】 【発明の属する技術分野】この発明は、ＩＧＢＴなどの絶縁ゲート型半導体装置に関するものである。 【０００２】 【従来の技術】電力変換装置の低消費電力化が進む中で、その装置の中で中心的な役割を果たすパワーデバイスへの低消費電力化に対する期待は大きく、その中でも伝導度変調効果により、低オン電圧が達成でき、ゲート駆動が可能な絶縁ゲート型バイポーラトランジスタ（以下ＩＧＢＴという）の使用は定着してきている。ウエハー表面にゲート電極を設けるいわゆるプレーナ型ＩＧＢＴに比べ、表面から溝構造を形成しその中にゲート電極を埋設するトレンチ型ＩＧＢＴはその両脇にチャネルを形成するので、チャネル密度を大きくする事ができるのでオン電圧をさらに低くする事ができるため近年普及しつつある。」 （イ）「【００１５】 【発明の実施の形態】実施の形態１．図１は、第１の態様における装置をトレンチゲートを横切る方向に切断した断面図である。図１において、１は第１主面および第２主面を有する第１導電型の第１半導体層であるＰ型のシリコン基盤；２は第１主面上に配設された低不純物濃度の第２導電型の第２半導体層であるＮ型ドリフト層；３はＮ型ドリフト層２の表面上に配設された、Ｎ型ドリフト層２よりも高い不純物濃度の第１導電型の第３半導体層であるＰ型ベース領域；４はＰ型ベース領域３の表面に選択的に形成された第２導電型の第４半導体層であるｎ+ソース領域；５はｎ+ソース領域４表面からＰ型ベース領域３を貫通しＮ型ドリフト層２に達するように形成された溝の内側に配設された絶縁膜であるゲート酸化膜；６はゲート酸化膜５を介してＰ型ベース領域３と対抗して前記溝内に配設された制御電極であるゲート電極；７は層間絶縁膜、８はＰ型ベース領域３およびｎ+ソース領域４の表面に配設された第１主電極であるエミッタ電極；９はシリコン基盤１の第２主面上に配設された第２主電極であるコレクタ電極である。なお、以下の実施の形態においても同じ符号は同じ構成を意味している。」 （ウ）「【００２０】これに対しこの発明の第１の態様は、制御電極として働かないポリシリコン１２は形成しないものであるので、制御電極として作用しないポリシリコンとエミッタ電極間の容量はなくなり、充放電の時間は短縮できる。この効果は図４、５の白丸で示した様に、損失は従来のＩＥＧＴ構造の場合に比べて低く押さえる事ができ、特に層間絶縁膜７で被覆する比率を増加させたものほど効果は顕著である。またオン電圧は図３の白丸で示したようにＩＥＧＴと同様の傾向を示しており、ＩＥＧＴの効果は維持されている。またこれらの図よりＰ型ベース領域３およびｎ+ソース領域４がエミッタ電極８に接する部分のＰ型ベース領域のトレンチ溝にはさまれた部分の長さがそれ以外のＰ型ベース領域の長さに対する比は１：２から１：７が適当であることが分かる。」 （エ）図１を参照すると、ゲート電極６は、２つを組とし、組となっているゲート電極６の間にゲート酸化膜５に接するように、ｎ+ソース領域が選択的に形成されていると認められる。 イ　引用例３発明について 上記アの記載から、引用例３には、実質的に次の発明（以下、「引用例３発明」という。）が記載されているものと認められる。 「第１主面および第２主面を有する第１導電型の第１半導体層であるＰ型のシリコン基盤１と、 第１主面上に配設された低不純物濃度の第２導電型の第２半導体層であるＮ型ドリフト層２と、 Ｎ型ドリフト層２の表面上に配設された、Ｎ型ドリフト層２よりも高い不純物濃度の第１導電型の第３半導体層であるＰ型ベース領域３と、 Ｐ型ベース領域３を貫通しＮ型ドリフト層２に達するように形成された溝の内側に配設された絶縁膜であるゲート酸化膜５と、 ゲート酸化膜５を介してＰ型ベース領域３と対向して前記溝内に配設された制御電極であるゲート電極６と、 Ｐ型ベース領域３の表面に、２つの組となるゲート電極６の間にゲート酸化膜５に接するように、選択的に形成された第２導電型の第４半導体層であるｎ+ソース領域４と、 層間絶縁膜７と、 Ｐ型ベース領域３およびｎ+ソース領域４の表面に配設された第１主電極であるエミッタ電極８と、 シリコン基盤１の第２主面上に配設された第２主電極であるコレクタ電極９ を備え、 損失を低く抑え、また、オン電圧を低くするために、Ｐ型ベース領域３およびｎ+ソース領域４がエミッタ電極８に接する部分のＰ型ベース領域のトレンチ溝にはさまれた部分の長さがそれ以外のＰ型ベース領域の長さに対する比を１：２から１：７とする、 電力変換装置に使われるＩＧＢＴ。」 （４）引用例４（当審の拒絶理由において引用例３として引用した文献）について ア　引用例４の記載 当審の拒絶の理由に引用された、特開２０００－１０１０７６号公報（以下、「引用例４」という。）には、図面とともに、以下のことが記載されている。 （ア）「【０００１】 【発明の属する技術分野】本発明は、埋め込み型ゲート電極により制御する、絶縁ゲート型半導体素子、特に、絶縁ゲート型トランジスタ（ＩＧＢＴ）、注入促進型ゲートトランジスタ（ＩＥＧＴ）に関する。」 （イ）「【０００７】 【課題を解決するための手段】本発明に係る絶縁ゲート型半導体素子は、高抵抗の第１導電型ベース層と、前記第１導電型ベース層の一方の側に形成された第２導電型エミッタ層と、前記第１導電型ベース層の他方の表面に形成された第２導電型ベース層と、前記第２導電型ベース層の表面に選択的に形成された第１導電型ソース層と、前記第１導電型ソース層の表面から前記第２導電型ベース層を介して前記第１導電型ベース層に達する複数の溝内にゲート絶縁膜を介して形成されたゲート電極と、前記第２導電型エミッタ層の表面に形成された第１の主電極と、前記第２導電型ベース層と前記第１導電型ソース層の表面に選択的に形成された第２の主電極とを有し、トレンチゲート電極を複数の組に分割し、それぞれの組を異なる制御信号で駆動する。 ・・・　中　略　・・・ 【００１１】また、本発明では、通電時に、一部のゲート電極に、他の部分より先行してオフ信号を供給することにより、素子全体のターンオフに先駆けて、蓄積キャリアの一部を排出できる。さらに、素子全体をターンオフする時点では、残りのゲート電極のみをオフすればよく、動作時点でのゲート静電容量を低減することができる。 【００１２】また、本発明では、短絡による大電流が生じたときに、一部のゲート電極に、他の部分より先行してオフ信号を供給することにより、短絡電流を制限でき、素子全体をターンオフするまでの時間余裕を大きくすることができる。」 イ　引用例４発明について 上記アの記載から、引用例４には、実質的に次の発明（以下、「引用例４発明」という。）が記載されているものと認められる。 「絶縁ゲート型半導体素子において、 高抵抗の第１導電型ベース層と、 前記第１導電型ベース層の一方の側に形成された第２導電型エミッタ層と、 前記第１導電型ベース層の他方の表面に形成された第２導電型ベース層と、 前記第２導電型ベース層の表面に選択的に形成された第１導電型ソース層と、 前記第１導電型ソース層の表面から前記第２導電型ベース層を介して前記第１導電型ベース層に達する複数の溝内にゲート絶縁膜を介して形成されたゲート電極と、 前記第２導電型エミッタ層の表面に形成された第１の主電極と、 前記第２導電型ベース層と前記第１導電型ソース層の表面に選択的に形成された第２の主電極と を有し、 素子全体のターンオフに先駆けて、蓄積キャリアの一部を排出し、ゲート静電容量を低減するため、および、短絡電流を制限し、素子全体をターンオフするまでの時間余裕を大きくするために、一部のゲート電極に、他の部分より先行してオフ信号を供給する、 絶縁ゲート型半導体素子。」 （５）引用例５（当審の拒絶理由において引用例５とした引用した文献）について ア　引用例５の記載 当審の拒絶の理由に引用された、特開２００７－１９５５８号公報（以下、「引用例５」という。）には、図面とともに、以下のことが記載されている。 （ア）「【０００１】 本発明は電力用半導体装置に関し、特に電力用スイッチング素子として好適な絶縁ゲート型半導体装置に関する。」 （イ）「【００９６】 （第１４の実施の形態） 図２７は、本発明の第１４の実施の形態に係る電力用半導体装置を示す断面図である。図２７図示の如く、高抵抗のｎ型ベース層３１の一方側には、高不純物濃度のｐ型コレクタ層３３が配設される。なお、ｎ型ベース層３１とｐ型コレクタ層３３との間に高不純物濃度のｎ型バッファ層を配設することもできる。ｎ型ベース層３１の他方側には、ｎ型ベース層３１内に、メインセルＭＲとダミーセルＤＲとを区画するように間隔をおいて複数のトレンチ３４が形成される。 【００９７】 メインセルＭＲ内でｎ型ベース層３１の表面内に、ｎ型ベース層３１よりも不純物濃度の高いｎ型バリア層３２が形成される。ｎ型バリア層３２上にはｐ型ベース層３７が配設される。ｐ型ベース層３７の表面内にはｎ型エミッタ層３８が形成される。ダミーセルＤＲ内でｎ型ベース層３１上にはｐ型ダイバータ層３９が配設される。ｐ型ベース層３７とｐ型ダイバータ層３９とは別々の層として形成することもできるし、共通のｐ型層をトレンチ３４により分割することにより形成することもできる。 【００９８】 ｐ型コレクタ層３３とコンタクトするようにこの上にコレクタ電極４１が配設される。ｐ型ベース層３７及びｎ型エミッタ層３８とコンタクトするようにこれ等の上にエミッタ電極４２が配設される。なお、エミッタ電極４２とコンタクトするため、ｐ型ベース層３７内に高不純物濃度のｐ型コンタクト層を形成してもよい。 【００９９】 複数のトレンチ３４のうちで、メインセルＭＲに隣接するトレンチ３４内に、ゲート絶縁膜３５で包まれた状態でゲート電極３６が埋め込まれる。メインセルＭＲとダミーセルＤＲとが交互に配置される場合は、全てのトレンチ３４の夫々内にゲート電極３６が配設される。ゲート電極３６は、ｎ型ベース層３１とｎ型エミッタ層３８とにより挟まれたｐ型ベース層３７の部分に、ゲート絶縁膜３５を介して対向する。 【０１００】 従って、メインセルＭＲ内には、ｐ型ベース層３７をチャネル領域としてｎ型エミッタ層３８をｎ型ベース層３１に選択的に接続する電子注入用のｎ型チャネルＭＯＳＦＥＴが形成される。一方、ダミーセルＤＲ内には、このようなｎ型チャネルＭＯＳＦＥＴは形成されない。 【０１０１】 図２７図示の電力用半導体装置では、ｎ型バリア層３２の不純物濃度や、トレンチ３４の深さや幅、間隔等を最適設計することにより、サイリスタ並みの低オン電圧を得ることができる。これは、ｎ型バリア層３２のバリア効果やメインセルＭＲが形成する狭い電流通路により、エミッタ電極４２への正孔の排出が制限され、これにより、ｎ型エミッタ層３８からｎ型ベース層３１への電子の注入効率が向上するからである。」 イ　引用例５発明について 上記アの記載から、引用例５には、実質的に次の発明（以下、「引用例５発明」という。）が記載されているものと認められる。 「高抵抗のｎ型ベース層３１の一方側に、高不純物濃度のｐ型コレクタ層３３が配設され、 ｎ型ベース層３１の他方側には、ｎ型ベース層３１内に、メインセルＭＲとダミーセルＤＲとを区画するように間隔をおいて複数のトレンチ３４が形成され、 メインセルＭＲ内でｎ型ベース層３１の表面内に、ｎ型ベース層３１よりも不純物濃度の高いｎ型バリア層３２が形成され、 ｎ型バリア層３２上にはｐ型ベース層３７が配設され、 ｐ型ベース層３７の表面内にはｎ型エミッタ層３８が形成され、 ダミーセルＤＲ内でｎ型ベース層３１上にはｐ型ダイバータ層３９が配設され、 ｐ型コレクタ層３３とコンタクトするようにこの上にコレクタ電極４１が配設され、 ｐ型ベース層３７及びｎ型エミッタ層３８とコンタクトするようにこれ等の上にエミッタ電極４２が配設され、 メインセルＭＲとダミーセルＤＲとが交互に配置され、 全てのトレンチ３４の夫々内にゲート電極３６が配設され、 ｎ型バリア層３２のバリア効果やメインセルＭＲが形成する狭い電流通路により、エミッタ電極４２への正孔の排出が制限され、これにより、ｎ型エミッタ層３８からｎ型ベース層３１への電子の注入効率が向上することにより、低オン電圧を得ることができる、 電力用スイッチング素子として好適な絶縁ゲート型半導体装置。」 （６）引用例６（当審の拒絶理由において引用例６とした引用した文献）について ア　引用例６の記載 当審の拒絶の理由に引用された、特開２０１１－１１９４１６号公報（以下、「引用例６」という。）には、図面とともに、以下のことが記載されている。 （ア）「【０００１】 本発明は半導体装置及びそれを用いた電力変換装置に係り、特に、トレンチ絶縁ゲート構造を有する絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor：以下、ＩＧＢＴと略する）に好適な半導体装置及びそれを用いた電力変換装置に関する。 」 （イ）「【００２８】 （実施例１） 図１に、本発明の半導体装置の実施例１であるＩＧＢＴの断面構造を示す。 【００２９】 該図に示すＩＧＢＴは、第１導電型の第１半導体層であるｎ-ドリフト層１０４と、このｎ-ドリフト層１０４の表面付近に形成され、反対側がコレクタ電極１０と接触する第２導電型の第２半導体層であるｐコレクタ層１０２と、ｎ-ドリフト層１０４に隣接し、ｐコレクタ層１０２とは逆側の表面付近に形成された第２導電型の第３半導体層であるｐチャネル層１０６と、このｐチャネル層１０６の上部に選択的に設けられた第１導電型の第４半導体層であるｎエミッタ層１０７と、該ｎエミッタ層１０７とｐチャネル層１０６を貫き、ｎ-ドリフト層１０４に達するトレンチ４２３と、このトレンチ４２３の内壁に沿って設けられたゲート絶縁膜４０２と、トレンチ４２３内に設けられた絶縁膜４０３と、ゲート絶縁膜４０２の内側空間に充填された第１導電層であるゲート電極４０１と、絶縁膜４０３の表面に設けられ、一部がトレンチ４２３内でｎ-ドリフト層１０４側に突出している第２導電層であるエミッタ電極４０４と、ｐコレクタ層１０２とｎ-ドリフト層１０４の間に形成されるｎバッファ層１０３と、ｐチャネル層１０６内に形成されるｐコンタクト層１０８とから概略構成されている。尚、１０１はコレクタ端子、１１５はゲート端子、１１６はエミッタ端子である。 【００３０】 そして、本実施例のＩＧＢＴでは、ｎ-ドリフト層１０４が、トレンチ４２３内で絶縁膜４０３とエミッタ電極４０４を挟んで分割された断面構造となっている。また、トレンチ４２３の幅ａは、トレンチを形成しない領域の幅ｂよりも広く形成され、図１ではａ＞ｂの関係にあり、幅の広いトレンチ４２３の側壁にゲート電極４０１が設けられている。また、ゲート電極４０１は、ゲート絶縁膜４０２と層間膜となる厚い絶縁膜４０３（例えばゲート絶縁膜４０２は１００ｎｍ程度、絶縁膜（層間膜）４０３は１０００ｎｍ程度）で覆われているので、ゲートの帰還容量が、図２３で示す従来のＩＧＢＴに比べて大幅に低減できるため、即ち、従来のＩＧＢＴは、ゲートの両側が薄いゲート絶縁膜で覆われているが、本実施例の構造では、片側はゲート絶縁膜４０２、片側は厚い層間膜（絶縁膜４０３）で覆われているため、厚い層間膜側の帰還容量が低減するので、ターンオン時のゲート電圧の持ち上がりが制御でき、フローティングｐ層が持ち上がると、帰還容量を介してゲートに変位電流が流れゲート電位が上昇する。変位電流は、（帰還容量）×（フローティングｐ層の電位変化）となり、帰還容量が小さいと変位電流も小さく、ゲートの電位上昇が制御できるため、ｄｖ／ｄｔの制御性を向上させることができる。」 ウ　図１を参照すると、ゲート電極４０１は、２つを組とし、組となっているゲート電極４０１が形成された隣り合う２つのトレンチ４２３に、対向するように形成されていると認められる。 イ　引用例６発明について 上記アの記載から、引用例６には、実質的に次の発明（以下、「引用例６発明」という。）が記載されているものと認められる。 「第１導電型の第１半導体層であるｎ-ドリフト層１０４と、 ｎ-ドリフト層１０４の表面付近に形成され、反対側がコレクタ電極１０と接触する第２導電型の第２半導体層であるｐコレクタ層１０２と、 ｎ-ドリフト層１０４に隣接し、ｐコレクタ層１０２とは逆側の表面付近に形成された第２導電型の第３半導体層であるｐチャネル層１０６と、 ｐチャネル層１０６の上部に選択的に設けられた第１導電型の第４半導体層であるｎエミッタ層１０７と、 ｎエミッタ層１０７とｐチャネル層１０６を貫き、ｎ-ドリフト層１０４に達するトレンチ４２３と、 トレンチ４２３の内壁に沿って設けられたゲート絶縁膜４０２と、 トレンチ４２３内に設けられた絶縁膜４０３と、 ゲート絶縁膜４０２の内側空間に充填された第１導電層であるゲート電極４０１であって、２つの組となるゲート電極４０１が隣り合うトレンチ４２３に対向するように形成され、 絶縁膜４０３の表面に設けられ、一部がトレンチ４２３内でｎ-ドリフト層１０４側に突出している第２導電層であるエミッタ電極４０４と、 ｐコレクタ層１０２とｎ-ドリフト層１０４の間に形成されるｎバッファ層１０３と、 ｐチャネル層１０６内に形成されるｐコンタクト層１０８と 、 を有し、 トレンチ４２３の幅ａは、トレンチを形成しない領域の幅ｂよりも広く形成される、 電力変換装置に用いられる絶縁ゲート型バイポーラトランジスタ。」 ２　対比・判断 （１）本願発明１について ア　対比 本願発明１と引用例１発明とを対比すると次のことがいえる。 （ア）引用例１発明の「電力用半導体素子であるＩＥＧＴ」は、本願発明１の「電力変換用スイッチング素子」に相当する。 （イ）引用例１発明の「ＩＥＧＴのターンオン動作及びターンオフ動作を安定化させるために、第１のゲート電極１５を、負性容量の生じやすい第２のゲート電極１６ａ，１６ｂよりも前にターンオンさせることにより、負性容量の影響を低減させて、ＩＥＧＴをターンオンさせる」ことと、本願発明１の「前記第１のゲート電極および前記第２のゲート電極には、駆動タイミングに時間差のある第１の駆動信号および第２の駆動信号がそれぞれ供給され、前記時間差は、前記第１のゲート電極と前記第２のゲート電極との両方に時間差なく同じタイミングで駆動信号が供給される場合に比べて、前記電力変換用スイッチング素子のターンオン時のスイッチング速度を抑制する時間差であること」とは、複数の組となるゲート電極の駆動タイミングに時間差のある第１の駆動信号および第２の駆動信号がそれぞれ供給される点で共通する。 （ウ）そうすると、本願発明１と引用例１発明は、以下の点で一致し、また、相違する。 ［一致点］ 「複数の組となるゲート電極の駆動タイミングに時間差のある第１の駆動信号および第２の駆動信号がそれぞれ供給される、電力変換用スイッチング素子。」 ［相違点１］ 本願発明１は、「半導体基板に形成された第１導電型の半導体層と、前記半導体基板の第１表面側に形成された複数のトレンチの互いに隣接する２つずつのトレンチのそれぞれに、前記第１導電型の半導体層とゲート絶縁膜を介して接するように設けられた第１のゲート電極および第２のゲート電極からなるゲート電極の組と、前記ゲート電極の組の同じ組に属する前記第１のゲート電極および前記第２のゲート電極の間に挟まれた前記半導体基板の前記第１表面側に、前記ゲート絶縁膜を介して形成された第２導電型のチャネル層と、前記チャネル層の表面の一部に、前記第１のゲート電極および前記第２のゲート電極のそれぞれに前記ゲート絶縁膜を介して接するように形成された第１導電型のエミッタ領域と、前記第１導電型のエミッタ領域および前記第２導電型のチャネル層が電気的に接続されたエミッタ電極と、前記第１導電型の半導体層に接し、前記半導体基板の第２表面側に形成された第２導電型のコレクタ層と、前記第２導電型のコレクタ層に電気的に接続されたコレクタ電極と、を備えた電力変換用スイッチング素子であって、前記同じ組に属する前記第１のゲート電極と前記第２のゲート電極との間隔をａとし、前記互いに異なる組に属し、互いに隣接する２つのゲート電極同士の間隔をｂとして、それぞれのゲート電極は、ｂ＞ａを満たすように配置されて」いるのに対して、引用例１発明はそのようになっていない点。 ［相違点２］ 本願発明１は、「前記第１のゲート電極および前記第２のゲート電極には、駆動タイミングに時間差のある第１の駆動信号および第２の駆動信号がそれぞれ供給され、前記時間差は、前記第１のゲート電極と前記第２のゲート電極との両方に時間差なく同じタイミングで駆動信号が供給される場合に比べて、前記電力変換用スイッチング素子のターンオン時のスイッチング速度を抑制する時間差である」のに対して、引用例１発明はそのようになっていない点。 イ　本願発明１についての当審の判断 ［相違点１］および［相違点２］について検討する。 引用例１発明が、複数の組となるゲート電極の駆動タイミングに時間差のある第１の駆動信号および第２の駆動信号をそれぞれ供給するのは、「ＩＥＧＴのターンオン動作及びターンオフ動作を安定化させるために、第１のゲート電極１５を、負性容量の生じやすい第２のゲート電極１６ａ，１６ｂよりも前にターンオンさせることにより、負性容量の影響を低減させて、ＩＥＧＴをターンオンさせる」ためであるから、複数の組となるゲート電極の一方は、負性容量の生じ易いゲート電極であり、また、他方は、負性容量の生じ難いゲート電極である。 それに対して、本願発明１の「第１のゲート電極」および「第２のゲート電極」は、［相違点１］に係る構成に記載されているように、「前記半導体基板の第１表面側に形成された複数のトレンチの互いに隣接する２つずつのトレンチのそれぞれに、前記第１導電型の半導体層とゲート絶縁膜を介して接するように設けられた第１のゲート電極および第２のゲート電極からなるゲート電極の組」であって、「前記ゲート電極の組の同じ組に属する前記第１のゲート電極および前記第２のゲート電極の間に挟まれた前記半導体基板の前記第１表面側に、前記ゲート絶縁膜を介して形成された第２導電型のチャネル層」を有するものであるから、「第１のゲート電極」と「第２のゲート電極」には、負性容量の生じ易さに差は無いと認められる。 そして、仮に、引用例１発明に［相違点１］に係る構成を採用したとすると、上記のとおり、本願発明１は、「第１のゲート電極」および「第２のゲート電極」に負性容量の生じ易さに差が無いために、負性容量の生じ易いゲート電極よりも前に、負性容量の生じ難いゲート電極をターンオンさせる引用例１発明のゲート電極の制御が行えないことから、引用例１発明に［相違点１］に係る構成を採用することが容易であるとは言えない。 さらに、引用例２ないし６には、［相違点２］に係る、「前記第１のゲート電極および前記第２のゲート電極には、駆動タイミングに時間差のある第１の駆動信号および第２の駆動信号がそれぞれ供給され、前記時間差は、前記第１のゲート電極と前記第２のゲート電極との両方に時間差なく同じタイミングで駆動信号が供給される場合に比べて、前記電力変換用スイッチング素子のターンオン時のスイッチング速度を抑制する時間差である」ことは記載されていないから、引用例２ないし６の記載事項から、引用例１発明において、［相違点１］および［相違点２］に係る構成を採用することが容易であるとも言えない。 そして、本願発明１は、［相違点１］および［相違点２］に係る構成を採用することで、「コレクタ電流の時間変化率ｄｉｃ／ｄｔはあまり大きくならず、スイッチング速度が抑制される。その結果として、電力変換用スイッチング素子１００の出力電圧の時間変化率ｄｖ／ｄｔの制御性が改善される。」という（本願明細書【００４０】）という格別の効果を有するものである。 そうすると、［相違点１］および［相違点２］に係る構成は、引用例１ないし６に記載された発明に基づいて当業者が容易に想到したものであるとは言えない。 したがって、本願発明１は、引用例１ないし６に記載された発明に基づいて当業者が容易に発明をすることができたものとはいえない。 （２）本願発明２ないし１３について 本願発明２ないし１３は、本願発明１を引用しており、本願発明２ないし１３は本願発明１の発明特定事項を全て有する発明である。 してみれば、本願発明１が引用例１ないし６に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない以上、本願発明２ないし１３も、引用例１ないし６に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。 第７　原査定についての判断 本手続補正書の補正により、本願発明１ないし１３は、「半導体基板に形成された第１導電型の半導体層と、前記半導体基板の第１表面側に形成された複数のトレンチの互いに隣接する２つずつのトレンチのそれぞれに、前記第１導電型の半導体層とゲート絶縁膜を介して接するように設けられた第１のゲート電極および第２のゲート電極からなるゲート電極の組と、前記ゲート電極の組の同じ組に属する前記第１のゲート電極および前記第２のゲート電極の間に挟まれた前記半導体基板の前記第１表面側に、前記ゲート絶縁膜を介して形成された第２導電型のチャネル層と、前記チャネル層の表面の一部に、前記第１のゲート電極および前記第２のゲート電極のそれぞれに前記ゲート絶縁膜を介して接するように形成された第１導電型のエミッタ領域と、前記第１導電型のエミッタ領域および前記第２導電型のチャネル層が電気的に接続されたエミッタ電極と、前記第１導電型の半導体層に接し、前記半導体基板の第２表面側に形成された第２導電型のコレクタ層と、前記第２導電型のコレクタ層に電気的に接続されたコレクタ電極と、を備えた電力変換用スイッチング素子であって、前記同じ組に属する前記第１のゲート電極と前記第２のゲート電極との間隔をａとし、前記互いに異なる組に属し、互いに隣接する２つのゲート電極同士の間隔をｂとして、それぞれのゲート電極は、ｂ＞ａを満たすように配置され」るという技術的事項を有し、また、「前記第１のゲート電極および前記第２のゲート電極には、駆動タイミングに時間差のある第１の駆動信号および第２の駆動信号がそれぞれ供給され、前記時間差は、前記第１のゲート電極と前記第２のゲート電極との両方に時間差なく同じタイミングで駆動信号が供給される場合に比べて、前記電力変換用スイッチング素子のターンオン時のスイッチング速度を抑制する時間差である」との技術的事項を有するものとなった。 当該、「半導体基板に形成された第１導電型の半導体層と、前記半導体基板の第１表面側に形成された複数のトレンチの互いに隣接する２つずつのトレンチのそれぞれに、前記第１導電型の半導体層とゲート絶縁膜を介して接するように設けられた第１のゲート電極および第２のゲート電極からなるゲート電極の組と、前記ゲート電極の組の同じ組に属する前記第１のゲート電極および前記第２のゲート電極の間に挟まれた前記半導体基板の前記第１表面側に、前記ゲート絶縁膜を介して形成された第２導電型のチャネル層と、前記チャネル層の表面の一部に、前記第１のゲート電極および前記第２のゲート電極のそれぞれに前記ゲート絶縁膜を介して接するように形成された第１導電型のエミッタ領域と、前記第１導電型のエミッタ領域および前記第２導電型のチャネル層が電気的に接続されたエミッタ電極と、前記第１導電型の半導体層に接し、前記半導体基板の第２表面側に形成された第２導電型のコレクタ層と、前記第２導電型のコレクタ層に電気的に接続されたコレクタ電極と、を備えた電力変換用スイッチング素子であって、前記同じ組に属する前記第１のゲート電極と前記第２のゲート電極との間隔をａとし、前記互いに異なる組に属し、互いに隣接する２つのゲート電極同士の間隔をｂとして、それぞれのゲート電極は、ｂ＞ａを満たすように配置され」、「前記第１のゲート電極および前記第２のゲート電極には、駆動タイミングに時間差のある第１の駆動信号および第２の駆動信号がそれぞれ供給され、前記時間差は、前記第１のゲート電極と前記第２のゲート電極との両方に時間差なく同じタイミングで駆動信号が供給される場合に比べて、前記電力変換用スイッチング素子のターンオン時のスイッチング速度を抑制する時間差である」ことは、原査定における引用例１および２には記載されておらず、本願優先日前における周知技術でもないので、本願発明１ないし１３は、当業者であっても、原査定における引用文献１および２に基づいて容易に発明できたものではない。したがって、原査定を維持することはできない。 第８　むすび 以上のとおり、原査定の理由によって、本願を拒絶することはできない。 他に本願を拒絶すべき理由を発見しない。 よって、結論のとおり審決する。