2024-011405

特願２０２１－５６３２０６「コンデンサおよびディスクリートバリスタを含む統合構成要素」拒絶査定不服審判事件〔令和 ２年１０月２９日国際公開、ＷＯ２０２０／２１９３５７、令和 ４年 ９月２２日特許出願公表、特表２０２２－５４１０８８〕について、次のとおり審決する。

結 論 本件審判の請求は、成り立たない。

理 由 第１ 手続の経緯 本願は、２０２０年４月１７日（パリ条約による優先権主張２０１９年４月２５日、米国）を国際出願日とする出願であって、その手続の概略は以下のとおりである。 令和 ５年 ６月 ７日付け：拒絶理由通知 令和 ５年 ９月 ６日 ：意見書、手続補正書の提出 令和 ５年１０月３１日付け：最後の拒絶理由通知 令和 ６年 １月３１日 ：意見書、手続補正書の提出 令和 ６年 ３月１８日付け：令和６年１月３１日の手続補正についての補正の却下の決定、拒絶査定 令和 ６年 ７月１０日 ：審判請求書、手続補正書の提出 令和 ６年１２月 ２日 ：上申書の提出 第２ 令和６年７月１０日にされた手続補正についての補正の却下の決定 ［補正の却下の決定の結論］ 令和６年７月１０日にされた手続補正を却下する。 ［理由］ １ 手続補正について （１）本件補正による特許請求の範囲の記載 令和６年７月１０日にされた手続補正（以下「本件補正」という。）による特許請求の範囲の請求項１の記載は、次のとおりである（下線部は、補正箇所である。）。 「【請求項１】 第１のアクティブ端子、第２のアクティブ端子、少なくとも１つの接地端子、および、前記第１のアクティブ端子と前記第２のアクティブ端子との間に直列に接続された一対のコンデンサとを備える多層コンデンサであって、前記多層コンデンサはさらに、 複数の誘電体層を備える本体と、 前記本体内に配置された第１の複数の電極層であって、前記第１の複数の電極層は、前記第１のアクティブ端子と接続された複数の第１の電極と、前記第２のアクティブ端子と接続された複数の第２の電極とを備え、前記第１の複数の電極層の各々は、前記複数の第１の電極の第１の電極と、前記複数の第２の電極の第２の電極とを備える、第１の複数の電極層と、 前記本体内に配置された第２の複数の電極層であって、前記第２の複数の電極層は、 前記少なくとも１つの接地端子に接続され、前記複数の第１の電極および前記複数の第２の電極のおのおのと容量結合して、前記複数の第１の電極と前記複数の第３の電極の間に第１のコンデンサと、前記複数の第２の電極と前記複数の第３の電極との間に第２のコンデンサとを形成する複数の第３の電極を備え、前記第２の複数の電極層は、前記第１の複数の電極層と交互に積み重ねられ、電極の積み重ねを形成する、第２の複数の電極層とを備える、多層コンデンサと、 前記多層コンデンサの前記第１のアクティブ端子に接続された第１の外部バリスタ端子と、前記第２のアクティブ端子に接続された第２の外部バリスタ端子とを備えるディスクリートバリスタであって、１５ボルトと３０ボルトの範囲のクランプ電圧を有する、ディスクリートバリスタと、 前記第１の複数の電極層と、前記第２の複数の電極層との積層方向に延在しており、前記第１のアクティブ端子と前記第１の外部バリスタ端子と結合される第１のリードと、 前記積層方向に延在しており、前記第２のアクティブ端子と前記第２の外部バリスタ端子に結合されている第２のリードとを備え、 前記電極の積み重ねは電極積み重ね厚さを有し、前記多層コンデンサの本体は本体厚さを有し、 前記電極積み重ね厚さと前記本体厚さの比率が０．６から０．９５の範囲である、 を備える、統合構成要素。」 （２）本件補正前の特許請求の範囲 本件補正前の特許請求の範囲の請求項１の記載は、令和５年９月６日にされた手続補正により補正された次のとおりである。 「【請求項１】 第１のアクティブ端子、第２のアクティブ端子、少なくとも１つの接地端子、および、前記第１のアクティブ端子と前記第２のアクティブ端子との間に直列に接続された一対のコンデンサとを備える多層コンデンサであって、前記多層コンデンサはさらに、 複数の誘電体層を備える本体と、 前記本体内に配置され、前記第１のアクティブ端子に接続された第１の複数の電極層と、 前記本体内に配置され、前記第２のアクティブ端子に接続された第２の複数の電極層と、 前記少なくとも１つの接地端子に接続され、前記第１の複数の電極層および前記第２の複数の電極層のおのおのと容量結合される第３の複数の電極層であって、前記第１の複数の電極層と第３の複数の電極層の間に第１のコンデンサを形成し、前記第２の複数の電極層と前記第３の複数の電極層との間に第２のコンデンサを形成する、第３の複数の電極層とをさらに備える、多層コンデンサと、 前記多層コンデンサの前記第１のアクティブ端子に接続された第１の外部バリスタ端子と、前記第２のアクティブ端子に接続された第２の外部バリスタ端子とを備えるディスクリートバリスタと、 前記第１の複数の電極層と、前記第２の複数の電極層と、前記第３の複数の電極層の積層方向に延在しており、前記第１のアクティブ端子と前記第１の外部バリスタ端子と結合される第１のリードと、 前記積層方向に延在しており、前記第２のアクティブ端子と前記第２の外部バリスタ端子に結合されている第２のリードと を備える、統合構成要素。」 ２ 補正の適否 ア 本件補正は、本件補正前の請求項１に記載された「第１の複数の電極層」、「第２の複数の電極層」、「第３の複数の電極層」を、それぞれ「複数の第１の電極」、「複数の第２の電極」、「複数の第３の電極」と言い換え、 「前記本体内に配置された第１の複数の電極層であって、前記第１の複数の電極層は、前記第１のアクティブ端子と接続された複数の第１の電極と、前記第２のアクティブ端子と接続された複数の第２の電極とを備え、前記第１の複数の電極層の各々は、前記複数の第１の電極の第１の電極と、前記複数の第２の電極の第２の電極とを備える、第１の複数の電極層」と、 「前記本体内に配置された第２の複数の電極層であって、前記第２の複数の電極層は、前記少なくとも１つの接地端子に接続され、前記複数の第１の電極および前記複数の第２の電極のおのおのと容量結合して、前記複数の第１の電極と前記複数の第３の電極の間に第１のコンデンサと、前記複数の第２の電極と前記複数の第３の電極との間に第２のコンデンサとを形成する複数の第３の電極を備え、前記第２の複数の電極層は、前記第１の複数の電極層と交互に積み重ねられ、電極の積み重ねを形成する、第２の複数の電極層」とを備えることを特定するものである。 そして、上記の補正に伴い、「第１のリード」の延在方向を、「前記第１の複数の電極層と、前記第２の複数の電極層と、前記第３の複数の電極層の積層方向」から、「前記第１の複数の電極層と、前記第２の複数の電極層との積層方向」に言い換えるものである。 イ また、本件補正は、本件補正前の請求項１に記載された発明を特定するために必要な事項である「ディスクリートバリスタ」について、「１５ボルトと３０ボルトの範囲のクランプ電圧を有する」ことの限定を付加するものである。 ウ さらに、本件補正は、本件補正前の請求項１に記載された発明を特定するために必要な事項である「多層コンデンサ」について、「前記電極の積み重ねは電極積み重ね厚さを有し、前記多層コンデンサの本体は本体厚さを有し、前記電極積み重ね厚さと前記本体厚さの比率が０．６から０．９５の範囲である」ことの限定を付加するものである。 上記イ、ウに係る補正は、本件補正前の請求項１に記載された発明を特定するために必要な事項を限定するものであって、補正前の請求項１に記載された発明と補正後の請求項１に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるから、特許法第１７条の２第５項第２号の特許請求の範囲の減縮を目的とするものに該当する。また、上記アに係る補正は、「多層コンデンサ」の構成を規定する用語を言い変えたものであり、その構成について実質的な変更はない。 そこで、本件補正後の請求項１に記載される発明（以下「本件補正発明」という。）が同条第６項において準用する同法第１２６条第７項の規定に適合するか（特許出願の際独立して特許を受けることができるものであるか）について、以下、検討する。 （１）特許法第３６条第６項第２号について 本件補正発明は、上記「１（１）」に記載したとおりのものである。 請求項１には「前記少なくとも１つの接地端子に接続され、前記複数の第１の電極および前記複数の第２の電極のおのおのと容量結合して、前記複数の第１の電極と前記複数の第３の電極の間に第１のコンデンサと、前記複数の第２の電極と前記複数の第３の電極との間に第２のコンデンサとを形成する複数の第３の電極を備え」と記載されている。 しかしながら、請求項１には、「前記複数の第１の電極と前記複数の第３の電極の間に第１のコンデンサと」との記載より前の箇所に、「複数の第３の電極」の記載はなく、上記記載の「前記複数の第３の電極」は、請求項１に係る発明を不明確にしている。 したがって、請求項１に係る発明は明確でない。 以上のとおり、本願の特許請求の範囲（請求項１）の記載は、特許法第３６条第６項第２号に規定する要件を満たしていないから、本件補正発明は、特許出願の際独立して特許を受けることができないものである。 （２）特許法第２９条第２項について ア 本件補正発明 本件補正発明は、上記「１（１）」に記載したとおりのものである。 イ 引用文献及びその記載事項 （ア）引用文献１ ａ 原査定の拒絶の理由に引用された、欧州特許出願公開第２９４７７５７号明細書（以下、「引用文献１」という。）には、図面とともに以下の記載がある。（下線は当審で付与した。以下同様。） 「[0044] Fig. 4 is a schematic illustration of the manufacturing process of an electronic component according to the present invention. The manufacturing process comprises the steps of (a) providing three electrical elements having conductive areas on their outer surfaces (b) stacking the electronic elements by imposing one electronic element after another and electrically connecting the conductive areas of adjacently stacked electronic elements (c) soldering connectors to conductive areas of the stacked electronic elements (d) encapsulating the electronic component with an epoxy coating. [0045] In step (a), three electronic elements (22, 24, 26) having conductive areas (28, 30, 32) on their outer surfaces are provided. The first electronic element (22) comprises two capacitors, the second electronic element (24) comprises a varistor and the third electronic element (26) comprises a capacitor. The ports of the capacitors and varistor are electrically connected to conductive areas (28, 30, 32) on the outer surfaces of the respective electronic elements (22, 24, 26). The conductive areas (28, 30, 32) are arranged at the sides of the electronic element (22, 24, 26). By this way, the conductive areas (28, 30, 32) can be accessed from a plurality of directions. For example, the conductive areas (32) of the bottommost electronic element (26) can be accessed from the top, bottom and sides of the electronic component. The conductive areas are made of an electrically conductive material, such as for example copper, gold, silver or aluminum. 」 「[0047] In step (c), connectors (34) are soldered to conductive areas (28, 30) of the stacked electronic elements. Thus, the connectors (34) are electrically connected to the conductive areas (28, 30) and extend away from the electronic elements for providing connectors which are suitable for connecting the component to external devices, such as for example to the ports of an electrical motor or machine. Moreover, the connectors (34) are adapted to extend along the surface of the electronic elements and thereby physically support the stacked electronic elements against mechanical strain or vibrations.」 「[0051] A possible arrangement of two capacitors in a single electronic element (22) is provided by the multiple layer chip illustrated in Fig. 5. In this arrangement, differently shaped electrically conductive layers (38, 40) are separated by electrically isolating layers (42, 44). The top-views shown in Figs. 5(a) and (b) illustrate two different shapes of the electrically conductive layers (38, 40) and the side-view provided in Fig. 5(c) shows how the electrically conductive layers (38, 40) are separated by electrically isolating layers (42, 44). The electrically conductive layers (38, 40) are electrically connected by the conductive areas (28) at the outer surface of the electronic element (22). Thus, by having the two capacitors comprised in a single electronic element (22) a compact arrangement of the capacitors is achieved with short connection paths. As discussed above, shortening the connection paths further enhances the broadband electromagnetic interference rejection capabilities of the filter.」 （当審訳： 「［００４４］ 図4は、本発明に係る電子部品の製造工程の模式図である。製造プロセスは、以下のステップを含む。 (a)それらの外側表面上に導電性領域を有する3個の電気素子を提供する。 (b)隣接する電子素子の導電領域の電子素子を与えることにより、電子素子を積層して電気的に接続する。 (c)段積みされた電子素子の導電性領域に半田付けするコネクタ (d)電子部品をエポキシコーティングでカプセル化する。 ［００４５］ 工程(a)において、３個の電子素子(22, 24, 26)はその外表面に複数の導電性領域(28, 30, 32)が設けられている。第1の電子素子(22)は、2個のコンデンサを含み、第2の電子素子(24)はバリスタからなり、第3の電子素子(26)は、コンデンサを備えている。コンデンサ及びバリスタの各ポートは、各電子素子の外表面上の複数の導電性領域(28, 30, 32)に電気的に接続されている(22, 24, 26)。複数の導電性領域(28, 30, 32)は電子素子の両側に配置されている(22, 24, 26)。このようにして、複数の導電領域(28, 30, 32)は、複数の方向からアクセスすることができる。例えば、一番下の電子要素(26)の導電性領域(32)は、電子部品の上部、底部及び側部からアクセスすることができる。導電性領域は、導電性材料、例えば銅、金、銀、またはアルミニウムなどで形成されている。」 「［００４７］ 工程(c)では、コネクタ(34)は、積層型電子部品の導電領域(28, 30)にはんだ付けされている。これにより、コネクタ(34)は、導電性領域(28, 30)に電気的に接続されており、例えば、電気モータまたは機械のポートにある成分を外部デバイスへの接続に適したコネクタを提供するための電子素子から離れて延びている。また、コネクタ(34)は、電子素子の表面に沿って延びており、それにより機械的歪みや振動に対する積層電子要素を物理的に支持するように構成されている。」 「［００５１］ 図5に示す複数のチップによって提供される単一の電子部品(22)において2の可能な配置構成では、異なる形状の複数の導電層(38, 40)は複数の絶縁層(42, 44)を電気的に絶縁することによって分離される。図5に示す上面図(a)及び(b)は、2種類の形状の導電層を示す(38, 40)および図5(c)に示す側面図は、複数の導電層(38, 40)は絶縁層(42, 44)により分離されることを示している。複数の導電層(38, 40)は、電子要素(22)の外表面で複数の導電性領域(28)によって電気的に接続される。このようにして、単一の電子的な素子(22)に含まれる2個のコンデンサを有するコンデンサのコンパクトな配置は、短い接続経路を用いて達成される。上述したように、接続経路をより短くし、フィルタの広帯域電磁妨害排除能力を向上させる。」） 図４ ［図：0001425497000001.jpg］ 図５ ［図：0001425497000002.jpg］ ｂ 上記記載から、引用文献１には電子部品（［００４４］）に関して、次の技術事項が記載されているものと認められる。 （ａ）［００４５］には、外表面に複数の導電性領域（２８）が設けられた第１の電子素子（２２）であって、第１の電子素子（２２）は２個のコンデンサを含むものであり、導電性領域（２８）は電子素子（２２）の両側に配置されていることが記載されている。 そして、図４（ａ）によると、第１の電子素子（２２）は、左側導電性領域（２８）、右側導電性領域（２８）、中央導電性領域（２８）を備えていることが見て取れる。 また、［００５１］、図５（ｃ）によれば、第１の電子素子（２２）は多層コンデンサであって、左側導電性領域（２８）と右側導電性領域（２８）との間に直列に接続された２個のコンデンサであることが読み取れる。 以上のことより、引用文献１には、その外表面に設けられた左側導電性領域（２８）、右側導電性領域（２８）、中央導電性領域（２８）、および、左側導電性領域（２８）と右側導電性領域（２８）との間に直列に接続された２個のコンデンサとを備える多層コンデンサである第１の電子素子（２２）が記載されているといえる。 （ｂ）［００５１］には、第１の電子素子（２２）において、複数の導電層(３８、４０)は複数の絶縁層(４２、４４)により分離され、複数の導電層(３８、４０)は複数の導電性領域（２８）に電気的に接続して、２個のコンデンサを形成することが記載されている。 そして、図５によれば、多層コンデンサの本体は複数の絶縁層(４２）及び複数の絶縁層（４４)を備え、本体内に複数の導電層(３８）及び複数の導電層（４０)が積層されていることが見て取れる。 以上のことより、 多層コンデンサである第１の電子素子（２２）は、複数の絶縁層（４２、４４）を備える本体と、本体内に配置された複数の導電層（３８）と、本体内に配置された複数の導電層（４０)を備えているといえる。 （ｃ）図５によれば、導電層（３８）は、左側導電性領域（２８）と接続された左側導電層（３８）と、右側導電性領域（２８）と接続された右側導電層（３８）からなることが見て取れる。 そうすると、複数の導電層（３８）は、左側導電性領域（２８）と接続された複数の左側導電層（３８）と、右側導電性領域（２８）と接続された複数の右側導電層（３８）とを備え、複数の導電層（３８）の各々は、左側導電層（３８）と右側導電層（３８）とを備ているといえる。 （ｄ）［００５１］には、複数の導電層（４０）は複数の導電性領域（２８）に電気的に接続していることが記載されている。ここで、図４、図５によると、導電層（４０）が接続する導電性領域（２８）は、中央導電性領域（２８）であることが見て取れる。 また、図５によると、複数の導電層（４０）は、複数の導電層（３８）と交互に積み重ねられることにより、複数の左側導電層（３８）および複数の右側導電層（３８）のおのおのと容量結合して、複数の左側導電層（３８）との間に第１のコンデンサと、複数の右側導電層（３８）との間に第２のコンデンサとを形成することが見て取れる。 以上のことにより、複数の導電層（４０）は、中央導電性領域（２８）に接続され、複数の左側導電層（３８）および複数の右側導電層（３８）のおのおのと容量結合して、複数の左側導電層（３８）との間に第１のコンデンサと、複数の右側導電層（３８）との間に第２のコンデンサとを形成する複数の導電層（４０）であり、かつ、複数の導電層（４０）は、複数の導電層（３８）と交互に積み重ねられ、導電層の積み重ねを形成しているといえる。 （ｅ）［００４５］によると、第２の電子素子（２４）は、外表面に複数の導電性領域（３０）が設けられたバリスタであり、導電性領域（３０）は電子素子（２４）の両側に配置されている。 そして、図４（ａ）によると、第２の電子素子（２４）はディスクリートバリスタであり、左側導電性領域（３０）、右側導電性領域（３０）を備えていることが見て取れる。 また、図４（ｂ）によると、第１の電子素子（２２）の左側導電性領域（２８）と第２の電子素子（２４）の左側導電性領域（３０）は接続し、右側導電性領域（２８）と右側導電性領域（３０）は接続している。 以上のことにより、引用文献１には、第１の電子素子（２２）の左側導電性領域（２８）に接続された左側導電性領域（３０）と、右側導電性領域（２８）に接続された右側導電性領域（３０）とを備えるディスクリートバリスタからなる第２の電子素子（２４）が記載されている。 （ｆ）［００４７］には、導電性領域（２８、３０）に半田付けされているコネクタ（３４）が記載されている。 また、図４（ｃ）によると、左側導電性領域（２８）と左側導電性領域（３０）に半田付けされている左側コネクタ（３４）と、右側導電性領域（２８）と右側導電性領域（３０）に半田付けされている右側コネクタ（３４）が見て取れる。 以上のことより、引用文献１には、左側導電性領域（２８）と左側導電性領域（３０）に半田付けされている左側コネクタ（３４）と、右側導電性領域（２８）と右側導電性領域（３０）に半田付けされている右側コネクタ（３４）が記載されいえるといえる。 （ｇ）［００４４］によれば、図４には電子部品が記載され、図４より、第１の電子素子（２２）、第２の電子素子（２４）とを備えることが見て取れる。 ｃ 上記技術事項及び図面を総合勘案すると、引用文献１には、次の発明（以下、「引用発明」という。）が記載されているものと認められる。 「外表面に設けられた左側導電性領域（２８）、右側導電性領域（２８）、中央導電性領域（２８）、および、左側導電性領域（２８）と右側導電性領域（２８）との間に直列に接続された２個のコンデンサとを備える多層コンデンサである第１の電子素子（２２）であって、多層コンデンサである第１の電子素子（２２）はさらに、 複数の絶縁層（４２、４４）を備える本体と、 本体内に配置された複数の導電層（３８）であって、左側導電性領域（２８）と接続された複数の左側導電層（３８）と、右側導電性領域（２８）と接続された複数の右側導電層（３８）とを備え、複数の導電層（３８）の各々は、左側導電層（３８）と右側導電層（３８）とを備える、複数の導電層（３８）と、 本体内に配置された複数の導電層（４０）であって、 中央導電性領域（２８）に接続され、複数の左側導電層（３８）および複数の右側導電層（３８）のおのおのと容量結合して、複数の左側導電層（３８）との間に第１のコンデンサと、複数の右側導電層（３８）との間に第２のコンデンサとを形成する複数の導電層（４０）であり、かつ、複数の導電層（４０）は、複数の導電層（３８）と交互に積み重ねられ、導電層の積み重ねを形成する、複数の導電層（４０）と、を備える、多層コンデンサである第１の電子素子（２２）と、 第１の電子素子（２２）の左側導電性領域（２８）に接続された左側導電性領域（３０）と、右側導電性領域（２８）に接続された右側導電性領域（３０）とを備えるディスクリートバリスタからなる第２の電子素子（２４）と、 左側導電性領域（２８）と左側導電性領域（３０）に半田付けされている左側コネクタ（３４）と、 右側導電性領域（２８）と右側導電性領域（３０）に半田付けされている右側コネクタ（３４）とを備える、 電子部品。」 （イ）引用文献２ ａ 原査定の拒絶の理由に引用された、米国特許出願公開第２０１８／０２２６１９４号明細書（以下、「引用文献２」という。）には、図面とともに以下の記載がある。（なお、日本語ファミリーの文献である特表２０２０－５０６５５４号公報の記載を当審の仮訳として併記する。） 「[0063] Device 100 in the exemplary embodiment illustrated may comprise a multiterminal multilayer ceramic device which is provided with three or more capacitive elements. In some such embodiments, such three capacitors may involve two capacitors in series, which are in parallel with a third element. As understood by those of ordinary skill in the art relative to all embodiments described herein, cooperating layers in the subject multilayer constructions comprise electrode layers which in turn form integrated capacitive structures. [0064] FIG. 1B illustrates a perspective view of the exemplary embodiment generally 100 of application FIG. 1A, with partial transparent view to illustrate multiple components formed by multilayer construction therein. More specifically, as shown in such FIG. 1B, an upper or first region generally 114 of device 100 internally provides a split feedthrough type construction resulting in two respective exemplary capacitors, while a lower or second region generally 116 of device 100 internally provides more of a standard overlap multilayer capacitor construction. Thus, the representative exemplary embodiment of present FIGS. 1A and 1B result in integration of capacitive elements in a single package, such as a single cofired package. [0065] More specifically, regarding upper region 114, a pair of layers 118 and 120, such as generally rectangular layers 118 and 120, is juxtaposed opposite a representative cross-shaped layer 122. As represented, front and back extending edges 124 and 126 of layer 122 are in respective contact with central (or second pair of) external terminations 108 and 110, while side extending edges 128 and 130 are in respective contact with side/end (or first pair of) terminations 104 and 106.」 「[0067] FIG. 1C illustrates a perspective view of the exemplary embodiment 100 of application FIG. 1A, with added lead configuration. More specifically, leads 148, 150, and 152 are respectively attached to external terminations 104, 108, and 106. Leads 148 and 152 may constitute first and second leads respectively attached to the first pair of terminations 104 and 106, while lead 150 may constitute a third lead attached to at least one of the second pair of terminations 108 and 110. Those of ordinary skill in the art will also understand that terminations 108 and 110 are both connected to layer 122 of upper region 114 of device 100, such that lead 150 may be connected with either such termination 108 or 110 with the same electrical circuitry consequences. The resulting configuration of application FIG. 1C is an overmolded three leaded component.」 「[0097] FIG. 6A illustrates an external perspective view of an exemplary embodiment of a multiterminal multilayer device generally 600 in accordance with presently disclosed subject matter. As illustrated, the exemplary embodiment 600 generally has body, such as a six-sided body, generally 602, with external terminations 604, 606, 608, and 610. Device 600 in the exemplary embodiment illustrated may comprise a multiterminal multilayer ceramic device, such as a cofired multilayer ceramic device, which is provided with three or more capacitive elements. In some such embodiments, such three capacitors may involve two capacitors in series, which are in parallel with a third element. [0098] FIG. 6A also illustrates a perspective view of the exemplary embodiment 600, with added varistor device generally 660. Such device 660 may also have a standard 1206 case size, or other standard or non-standard case size. As shown, varistor 660 also has external terminations generally 662 and 664. Further per FIG. 6A, a lead configuration arrangement may be used to place device 600 and varistor 660 in parallel relative to each other. More specifically, leads 648, 650, and 652 are respectively attached to external (capacitor device) terminations 604, 608, and 606 of device 600, while leads 648 and 652 and respectively connected as shown to external side (varistor) terminations 662 and 664 of varistor 660. The resulting configuration of application FIG. 6A is an overmolded three leaded component. [0099] FIG. 6B illustrates a schematic view of the exemplary embodiment generally 600 of application FIG. 6A, in the connection/mounting configuration thereof as shown by application FIG. 6A. More specifically, leads 648, 650, and 652 are shown in respective contact with series and parallel capacitors. The indicated capacitance values are intended as exemplary only, rather than limiting. Varistor 660 is likewise in contact with leads 648 and 652 as illustrated, so as to be in parallel relationship with device 600. The indicated varistor characteristics are intended as exemplary only, rather than limiting.」 （当審の仮訳： 「【００４６】 [0063]図解されている例示的実施形態におけるデバイス１００は、３つ以上の容量素子を備えた多端子多層セラミックデバイスを備えることができる。いくつかのこのような実施形態では、このような３つのコンデンサは、２つの直列コンデンサを含むことができ、これらの２つのコンデンサは第３の素子と並列である。本明細書において説明されているすべての実施形態に関連する分野の当業者には理解されるように、主題多層構造における協働する層は電極層を備え、これらの電極層は集積容量構造を形成することになる。 【００４７】 [0064]図１Ｂは、アプリケーション図１Ａの例示的実施形態、一括して１００の斜視図を図解したものであり、多層構造によって中に形成された複数のコンポーネントを図解するために部分的に透視図になっている。より詳細には、このような図１Ｂに示されているように、デバイス１００の上部すなわち第１の領域、一括して１１４は、分割フィードスルー型構造を内部提供して２つのそれぞれの例示的コンデンサをもたらし、一方、デバイス１００の下部すなわち第２の領域、一括して１１６は、より標準のオーバラップ多層コンデンサ構造を内部提供している。したがってこの図１Ａおよび図１Ｂの典型的な例示的実施形態は、単一同時焼成パッケージなどの単一パッケージにおける容量素子の集積をもたらす。 【００４８】 [0065]より詳細には、上部領域１１４に関して、概ね矩形の層１１８および１２０などの一対の層１１８および１２０は、典型的な十字形層１２２の互いに反対側に並置されている。示されているように、層１２２の前面延在エッジおよび背面延在エッジ１２４および１２６は、中央（すなわち第２の対の）外部終端部１０８および１１０とそれぞれ接触し、一方、側面延在エッジ１２８および１３０は、側面／端部（すなわち第１の対の）終端部１０４および１０６とそれぞれ接触する。」 「【００５０】 [0067]図１Ｃは、アプリケーション図１Ａの例示的実施形態１００の斜視図を図解したものであり、リード線構成が追加されている。より詳細には、リード線１４８、１５０および１５２は、それぞれ外部終端部１０４、１０８および１０６に取り付けられている。リード線１４８および１５２は、それぞれ第１の対の終端部１０４および１０６に取り付けられた第１のリード線および第２のリード線を構成することができ、一方、リード線１５０は、第２の対の終端部１０８および１１０のうちの少なくとも一方に取り付けられた第３のリード線を構成することができる。当業者は、リード線１５０が同じ電気回路機構帰結でこのような終端部１０８または１１０のいずれかと接続され得るよう、終端部１０８および１１０は、いずれもデバイス１００の上部領域１１４の層１２２に接続されていることをも理解するであろう。結果として得られるアプリケーション図１Ｃの構成は、オーバーモールドされた３リード線コンポーネントである。」 「【００８０】 [0097]図６Ａは、現在開示されている主題による多端子多層デバイス、一括して６００の例示的実施形態の外部斜視図を図解したものである。図解されているように、例示的実施形態６００は、一般に、外部終端部６０４、６０６、６０８および６１０を有する６面ボディなどのボディ、一括して６０２を有している。図解されている例示的実施形態におけるデバイス６００は、同時焼成多層セラミックデバイスなどの多端子多層セラミックデバイスを備えることができ、多端子多層セラミックデバイスは３つ以上の容量素子を備えている。いくつかのこのような実施形態では、このような３つのコンデンサは、２つの直列コンデンサを含むことができ、これらの２つのコンデンサは第３の素子と並列である。 【００８１】 [0098]また、図６Ａは、バリスタデバイス、一括して６６０が追加された例示的実施形態６００の斜視図をも図解している。このようなデバイス６６０は、標準１２０６ケースサイズまたは他の標準あるいは非標準ケースサイズを有することも可能である。示されているように、バリスタ６６０は、外部終端部、一括して６６２および６６４をも有している。さらに、図６Ａによれば、リード線構成配置を使用してデバイス６００およびバリスタ６６０が互いに並列に配置され得る。より詳細には、リード線６４８、６５０および６５２は、デバイス６００の外部（コンデンサデバイス）終端部６０４、６０８および６０６にそれぞれ取り付けられ、一方、リード線６４８および６５２は、示されているように、バリスタ６６０の外部側面（バリスタ）終端部６６２および６６４にそれぞれ接続される。結果として得られるアプリケーション図６Ａの構成は、オーバーモールドされた３リード線コンポーネントである。 【００８２】 [0099]図６Ｂは、アプリケーション図６Ａによって示されているその接続／取付け構成におけるアプリケーション図６Ａの例示的実施形態、一括して６００の略図を図解したものである。より詳細には、示されているリード線６４８、６５０および６５２は、直列および並列コンデンサとそれぞれ接触している。示されているキャパシタンス値には、その値に限定するものではなく、単に例示的なものにすぎないことが意図されている。同様にバリスタ６６０は、図解されているようにリード線６４８および６５２と接触しており、したがってデバイス６００と並列関係にある。示されているバリスタ特性には、それに限定するものではなく、単に例示的なものにすぎないことが意図されている。」） ［図：0001425497000003.jpg］ ［図：0001425497000004.jpg］ ［図：0001425497000005.jpg］ ［図：0001425497000006.jpg］ ｂ 引用文献２に記載された技術 ・【００４６】～【００４８】、図１Ｂ及び図１Ｃによれば、３つ以上の容量素子を備えた多端子多層セラミックデバイス１００は、リード線１４８及びリード線１５２が、多層コンデンサの電極層１１８、電極層１２０及び電極層１２２の積層方向に延在しているいことが見て取れる。 ・【００８０】によれば、デバイス６００は、３つ以上の容量素子を備えている多端子多層セラミックデバイスであるからその構造はデバイス１００と同様であるので、【００８１】及び図６Ａから、多層コンデンサ６００とバリスタ６６０を積層した部品において、リード線６４８及びリード線６５２が、多層コンデンサの電極層１１８、電極層１２０及び電極層１２２の積層方向に延在していることが見て取れる。 以上のことより、引用文献２には、多層コンデンサ６００とバリスタ６６０を積層した部品に、リード線６４８及びリード線６５２を、多層コンデンサの電極層１１８、電極層１２０及び電極層１２２の積層方向に延在させる技術が記載されている。 ウ 引用発明との対比 本件補正発明と引用発明とを対比すると、次のことがいえる。 （ア）引用発明は「左側導電性領域（２８）と右側導電性領域（２８）との間に直列に接続された２個のコンデンサとを備える」のであるから、外表面に設けられた「左側導電性領域（２８）」、「右側導電性領域（２８）」は、それぞれ、本件補正発明の「第１のアクティブ端子」、「第２のアクティブ端子」に相当する。 また、引用発明の「中央導電性領域（２８）」については、接地端子との特定はない。 そうすると、引用発明の「外表面に設けられた左側導電性領域（２８）、右側導電性領域（２８）、中央導電性領域（２８）、および、左側導電性領域（２８）と右側導電性領域（２８）との間に直列に接続された２個のコンデンサとを備える多層コンデンサである第１の電子素子（２２）」とは、「第１のアクティブ端子、第２のアクティブ端子、少なくとも１つの端子、および、前記第１のアクティブ端子と前記第２のアクティブ端子との間に直列に接続された一対のコンデンサとを備える多層コンデンサ」である点で本件補正発明と共通する。 但し、少なくとも１つの端子が、本件補正発明は「接地端子」であるのに対して、引用発明は「中央導電性領域（２８）」にそのような特定がない点で相違する。 （イ）引用発明は「多層コンデンサである第１の電子素子（２２）は」、「複数の絶縁層（４２、４４）を備える本体と、本体内に配置された複数の導電層（３８）」と、「本体内に配置された複数の導電層（４０)」を備えている。このことは、本件補正発明の「前記多層コンデンサはさらに、複数の誘電体層を備える本体と、前記本体内に配置された第１の複数の電極層」と、「前記本体内に配置された第２の複数の電極層」「とを備える」ことに相当する。 （ウ）引用発明の左側導電性領域（２８）と接続された「複数の左側導電層（３８）」は、本件補正発明の前記第１のアクティブ端子と接続された「複数の第１の電極」に、引用発明の右側導電性領域（２８）と接続された「複数の右側導電層（３８）」は、本件補正発明の前記第２のアクティブ端子と接続された「複数の第２の電極」に相当する。 また、引用発明の複数の左側導電層（３８）と複数の右側導電層（３８）とを備える「複数の導電層（３８）」は、本件補正発明の複数の第１の電極と複数の第２の電極とを備える「第１の複数の電極層」に相当するといえる。 したがって、引用発明の「複数の導電層（３８）は、左側導電性領域（２８）と接続された複数の左側導電層（３８）と、右側導電性領域（２８）と接続された複数の右側導電層（３８）とを備え、複数の導電層（３８）の各々は、左側導電層（３８）と右側導電層（３８）とを備える、複数の導電層（３８）」は、本件補正発明の「前記第１の複数の電極層は、前記第１のアクティブ端子と接続された複数の第１の電極と、前記第２のアクティブ端子と接続された複数の第２の電極とを備え、前記第１の複数の電極層の各々は、前記複数の第１の電極の第１の電極と、前記複数の第２の電極の第２の電極とを備える、第１の複数の電極層」に相当する。 （エ）上記「（１）」で指摘したように、本件補正発明の「前記少なくとも１つの接地端子に接続され、前記複数の第１の電極および前記複数の第２の電極のおのおのと容量結合して、前記複数の第１の電極と前記複数の第３の電極の間に第１のコンデンサと、前記複数の第２の電極と前記複数の第３の電極との間に第２のコンデンサとを形成する複数の第３の電極を備え」なる記載に不明確なところがあるので、当該記載を正しくは「前記複数の第３の電極」を除いた、「前記少なくとも１つの接地端子に接続され、前記複数の第１の電極および前記複数の第２の電極のおのおのと容量結合して、前記複数の第１の電極との間に第１のコンデンサと、前記複数の第２の電極との間に第２のコンデンサとを形成する複数の第３の電極を備え」であると解釈して対比を行う。 引用発明の複数の左側導電層（３８）および複数の右側導電層（３８）のおのおのと容量結合して、複数の左側導電層（３８）との間に第１のコンデンサと、複数の右側導電層（３８）との間に第２のコンデンサとを形成する「複数の導電層（４０）」は、本件補正発明の前記複数の第１の電極および前記複数の第２の電極のおのおのと容量結合して、前記複数の第１の電極の間に第１のコンデンサと、前記複数の第２の電極との間に第２のコンデンサとを形成する「複数の第３の電極」に相当する。 また、引用発明の複数の導電層（３８）と交互に積み重ねられ導電層の積み重ねを形成する「複数の導電層（４０）」は、本件補正発明の前記第１の複数の電極層と交互に積み重ねられ、電極の積み重ねを形成する「第２の複数の電極層」に相当するともいえる。 したがって、引用発明と本件補正発明とは、「前記第２の複数の電極層は、前記少なくとも１つの端子に接続され、前記複数の第１の電極および前記複数の第２の電極のおのおのと容量結合して、前記複数の第１の電極との間に第１のコンデンサと、前記複数の第２の電極との間に第２のコンデンサとを形成する複数の第３の電極を備え、前記第２の複数の電極層は、前記第１の複数の電極層と交互に積み重ねられ、電極の積み重ねを形成する、第２の複数の電極層」の点で共通する。 但し、少なくとも１つの端子が、本件補正発明は「接地端子」であるのに対して、引用発明は「中央導電性領域（２８）」にそのような特定がない点で相違することは、上記したとおりである。 （オ）引用発明の「第１の電子素子（２２）の左側導電性領域（２８）に接続された左側導電性領域（３０）と、右側導電性領域（２８）に接続された右側導電性領域（３０）とを備えるディスクリートバリスタからなる第２の電子素子（２４）」は、本件補正発明の「前記多層コンデンサの前記第１のアクティブ端子に接続された第１の外部バリスタ端子と、前記第２のアクティブ端子に接続された第２の外部バリスタ端子とを備えるディスクリートバリスタ」に相当する。 但し、ディスクリートバリスタが、本件補正発明は「１５ボルトと３０ボルトの範囲のクランプ電圧を有する」のに対して、引用発明はそのような特定がない点で相違する。 （カ）引用発明の「左側導電性領域（２８）と左側導電性領域（３０）に半田付けされている左側コネクタ（３４）と、右側導電性領域（２８）と右側導電性領域（３０）に半田付けされている右側コネクタ（３４）とを備える」は、本件補正発明の「前記第１のアクティブ端子と前記第１の外部バリスタ端子と結合される第１のリードと、」「前記第２のアクティブ端子と前記第２の外部バリスタ端子に結合されている第２のリードとを備え」ることに相当する。 但し、第１のリードと第２のリードが、本件補正発明は「前記第１の複数の電極層と、前記第２の複数の電極層との積層方向に延在して」いるのに対して、引用発明はそのような特定がない点で相違する。 （キ）引用発明の「電子部品」は、「多層コンデンサである第１の電子素子（２２）」と「ディスクリートバリスタからなる第２の電子素子（２４）」とを備えているので、コンデンサとバリスタを統合したものであるといえる。 したがって、引用発明の「電子部品」は、本件補正発明の「統合構成要素」に相当する。 但し、多層コンデンサに関して、本件補正発明は「前記電極の積み重ねは電極積み重ね厚さを有し、前記多層コンデンサの本体は本体厚さを有し、前記電極積み重ね厚さと前記本体厚さの比率が０．６から０．９５の範囲である」のに対して、引用発明はそのような特定がない点で相違する。 上記（ア）ないし（キ）によれば、本件補正発明と引用発明との間には、次の一致点及び相違点がある。 （一致点） 「第１のアクティブ端子、第２のアクティブ端子、少なくとも１つの端子、および、前記第１のアクティブ端子と前記第２のアクティブ端子との間に直列に接続された一対のコンデンサとを備える多層コンデンサであって、前記多層コンデンサはさらに、 複数の誘電体層を備える本体と、 前記本体内に配置された第１の複数の電極層であって、前記第１の複数の電極層は、前記第１のアクティブ端子と接続された複数の第１の電極と、前記第２のアクティブ端子と接続された複数の第２の電極とを備え、前記第１の複数の電極層の各々は、前記複数の第１の電極の第１の電極と、前記複数の第２の電極の第２の電極とを備える、第１の複数の電極層と、 前記本体内に配置された第２の複数の電極層であって、前記第２の複数の電極層は、 前記少なくとも１つの端子に接続され、前記複数の第１の電極および前記複数の第２の電極のおのおのと容量結合して、前記複数の第１の電極との間に第１のコンデンサと、前記複数の第２の電極との間に第２のコンデンサとを形成する複数の第３の電極を備え、前記第２の複数の電極層は、前記第１の複数の電極層と交互に積み重ねられ、電極の積み重ねを形成する、第２の複数の電極層とを備える、多層コンデンサと、 前記多層コンデンサの前記第１のアクティブ端子に接続された第１の外部バリスタ端子と、前記第２のアクティブ端子に接続された第２の外部バリスタ端子とを備えるディスクリートバリスタと、 前記第１のアクティブ端子と前記第１の外部バリスタ端子と結合される第１のリードと、 前記第２のアクティブ端子と前記第２の外部バリスタ端子に結合されている第２のリードとを備える、統合構成要素。」 （相違点１） 少なくとも１つの端子が、本件補正発明は「接地端子」であるのに対して、引用発明は「中央導電性領域（２８）」にそのような特定がない点。 （相違点２） ディスクリートバリスタが、本件補正発明は「１５ボルトと３０ボルトの範囲のクランプ電圧を有する」のに対して、引用発明はそのような特定がない点。 （相違点３） 第１のリードと第２のリードが、本件補正発明は「前記第１の複数の電極層と、前記第２の複数の電極層との積層方向に延在して」いるのに対して、引用発明はそのような特定がない点。 （相違点４） 多層コンデンサに関して、本件補正発明は「前記電極の積み重ねは電極積み重ね厚さを有し、前記多層コンデンサの本体は本体厚さを有し、前記電極積み重ね厚さと前記本体厚さの比率が０．６から０．９５の範囲である」のに対して、引用発明はそのような特定がない点。 エ 相違点についての判断 相違点１について 引用発明の「中央導電性領域（２８）」は、左側導電性領域（２８）と右側導電性領域（２８）との間に直列に接続された２個のコンデンサの間に接続されたものである。 ここで、バリスタと直列に接続された２個のコンデンサを用いたサージ吸収装置において、直列に接続された２個のコンデンサの間を接地することは常套手段である（例えば、実願昭５４－１５９１５４号（実開昭５６－７８４４３号）のマイクロフィルム（第４図）等参照）。 そうすると、引用発明においても、「中央導電性領域（２８）」を接地して、上記相違点１に係る構成を得ることは、当業者が容易になし得たことである。 相違点２について バリスタを用いたサージ吸収装置において、バリスタのクランプ電圧をどのよう値にするかは、サージ吸収装置を用いる電気機器の特性に応じて適宜決めればよい設計的事項である。 そして、１５ボルトと３０ボルトの範囲のクランプ電圧を有するバリスタも格別なものではない（例えば、引用文献２（［００９９］（【００８２】）、図６Ｂ（「２６Ｖバリスタ」）、特開２００８－１００８５６号公報（【００３５】、表１（制限電圧（２Ａ）が、２３Ｖの低圧バリスタ））等参照）。 そうすると、引用発明において「ディスクリートバリスタ」のクランプ電圧を、１５ボルトと３０ボルトの範囲とすることは、当業者が適宜なし得たことである。 相違点３について 引用文献２には、多層コンデンサ６００とバリスタ６６０を積層した部品に、リード６４８線及びリード６５２線を、多層コンデンサの電極層１１８、電極層１２０及び電極層１２２の積層方向に延在させる技術が記載されている。（上記「イ（イ）ｂ」参照） また、多層コンデンサとバリスタを積層した部品にリードを取り付ける際に、リードをどの方向に延在させるかは、積層した部品の幅や厚さなどを考慮して適宜定め得る設計的事項であるといえる。 そうすると、引用発明において、引用文献２に記載された技術を適用し、上記相違点３に係る構成を得ることは、当業者が容易になし得たことである。 相違点４について 例えば、特開２０１４－０２７０７７号公報（【００８３】、図２）には、本体の厚さ（「Ｔ：０．５ｍｍ」＝５００μｍ）に対する、電極層の積み重ねの厚さ（前記「Ｔ」－「外層部の厚み：３０μｍ 」×２＝４４０μｍ）の比＝０．８８である多層コンデンサが記載されている。 特開２０１４－０２２７２１号公報（【００９９】（表２）、図２）には、「試料Ｎｏ．」「９」～「１２」及び「１５」～「２１」として、本体の厚さに対する電極層の積み重ねの厚さの比が０．９２又は０．９０８である（＝１－「カバー層の厚さＴ／セラミック本体の厚さｔ」「０．０４」又は「０．０４８」×２）多層コンデンサが記載されている。 特開２０１７－１１７８６５号公報（【００７５】、図５） には、本体の厚さ（「コンデンサ本体１０の高さ方向Ｈに沿った寸法：０．２ｍｍ」＝２００μｍ）に対する、電極層の積み重ねの厚さ（前記「寸法」－「最も主面側に位置する内部電極と、当該主面との間の距離：３０μｍ」×２＝１４０μｍｍ）の比＝０．７である、多層コンデンサが記載されている。 以上のように、多層コンデンサにおいて、「本体の厚さ」に対する「電極層積み重ね厚さ」の比率が、「０．６から０．９５の範囲」のものは周知であり、引用発明においても、上記相違点４に係る構成とすることは、当業者が容易になし得たことである。 よって、本件補正発明は、引用文献１に記載された発明、引用文献２に記載された技術及び周知技術に基づいて当業者が容易に発明をすることができたものである。 オ 小括 以上のとおり、本件補正発明は、引用文献１に記載された発明、引用文献２に記載された技術及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。 （３）本件補正についてのむすび 上記（１）及び（２）のとおり、本件補正は、特許法第１７条の２第６項で準用する同法第１２６条第７項の規定に違反するので、同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 よって、上記補正の却下の決定の結論のとおり決定する。 第３ 本願発明について １ 本願発明 本件補正は上記のとおり却下され、令和６年１月３１日の手続補正についても補正の却下の決定がされているので、本願の請求項に係る発明は、令和５年９月６日付けの手続補正により補正された特許請求の範囲の請求項１ないし２３に記載された事項により特定されるものであるところ、本願の請求項１に係る発明（以下「本願発明」という。）は、上記「第２［理由］１（２）」に記載したとおりのものである。 ２ 原査定の拒絶の理由 請求項１に係る発明に対する原査定の拒絶の理由１（特許法第２９条第２項）の概略は次のとおりである。 この出願の請求項１に係る発明は、その出願前に日本国内又は外国において、頒布された又は電気通信回線を通じて公衆に利用可能となった下記の引用文献１に記載された発明、引用文献２に記載され技術に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 １．欧州特許出願公開第０２９４７７５７号明細書 ２．米国特許出願公開第２０１８／０２２６１９４号明細書 ３ 引用文献及びその記載事項 原査定の拒絶の理由で引用された引用文献１の記載事項及び引用発明、引用文献２の記載事項は、上記「第２［理由］２（２）イ」に記載したとおりである。 ４ 引用発明との対比 本願発明と引用発明とを対比すると、次のことがいえる。 （１）引用発明は「左側導電性領域（２８）と右側導電性領域（２８）との間に直列に接続された２個のコンデンサとを備える」のであるから、外表面に設けられた「左側導電性領域（２８）」、「右側導電性領域（２８）」は、それぞれ、本願発明の「第１のアクティブ端子」、「第２のアクティブ端子」に相当する。 また、引用発明の「中央導電性領域（２８）」については、接地端子との特定はない。 そうすると、引用発明と本願発明とは、「第１のアクティブ端子、第２のアクティブ端子、少なくとも１つの端子、および、前記第１のアクティブ端子と前記第２のアクティブ端子との間に直列に接続された一対のコンデンサとを備える多層コンデンサ」である点で共通する。 但し、少なくとも１つの端子が、本願発明は「接地端子」であるのに対して、引用発明は「中央導電性領域（２８）」にそのような特定がない点で相違する。 （２）引用発明の「複数の絶縁層（４２、４４）を備える本体」は、本願発明の「複数の誘電体層を備える本体」に相当する。 （３）引用発明の「本体内に配置された」「左側導電性領域（２８）と接続された複数の左側導電層（３８）」は、本願発明の「前記本体内に配置され、前記第１のアクティブ端子に接続された第１の複数の電極層」に相当する。 引用発明の「本体内に配置された」「右側導電性領域（２８）と接続された複数の右側導電層（３８）」は、本願発明の「前記本体内に配置され、前記第２のアクティブ端子に接続された第２の複数の電極層」に相当する。 （４）引用発明の「中央導電性領域（２８）に接続され、複数の左側導電層（３８）および複数の右側導電層（３８）のおのおのと容量結合して、複数の左側導電層（３８）との間に第１のコンデンサと、複数の右側導電層（３８）との間に第２のコンデンサとを形成する複数の導電層（４０）」は、「前記少なくとも１つの端子に接続され、前記第１の複数の電極層および前記第２の複数の電極層のおのおのと容量結合される第３の複数の電極層であって、前記第１の複数の電極層と第３の複数の電極層の間に第１のコンデンサを形成し、前記第２の複数の電極層と前記第３の複数の電極層との間に第２のコンデンサを形成する、第３の複数の電極層」である点で本願発明と共通する。 但し、少なくとも１つの端子が、本願発明は「接地端子」であるのに対して、引用発明は「中央導電性領域（２８）」にそのような特定がない点で相違することは、上記の通りである。 （５）引用発明の「第１の電子素子（２２）の左側導電性領域（２８）に接続された左側導電性領域（３０）と、右側導電性領域（２８）に接続された右側導電性領域（３０）とを備えるディスクリートバリスタからなる第２の電子素子（２４）」は、本願発明の「前記多層コンデンサの前記第１のアクティブ端子に接続された第１の外部バリスタ端子と、前記第２のアクティブ端子に接続された第２の外部バリスタ端子とを備えるディスクリートバリスタ」に相当する。 （６）引用発明の「左側導電性領域（２８）と左側導電性領域（３０）に半田付けされている左側コネクタ（３４）と、右側導電性領域（２８）と右側導電性領域（３０）に半田付けされている右側コネクタ（３４）」は、本願発明の「前記第１のアクティブ端子と前記第１の外部バリスタ端子と結合される第１のリードと、」「前記第２のアクティブ端子と前記第２の外部バリスタ端子に結合されている第２のリード」に相当する。 但し、第１のリードと第２のリードが、本願発明は「前記第１の複数の電極層と、前記第２の複数の電極層と、前記第３の複数の電極層の積層方向に延在して」いるのに対して、引用発明はそのような特定がない点で相違する。 （７）引用発明の「電子部品」は、「多層コンデンサである第１の電子素子（２２）」と「ディスクリートバリスタからなる第２の電子素子（２４）」とを備えているので、コンデンサとバリスタを統合したものであるといえる。 したがって、引用発明の「電子部品」は、本願発明の「統合構成要素」に相当する。 上記（１）ないし（７）によれば、本願発明と引用発明との間には、次の一致点及び相違点があるといえる。 （一致点） 「第１のアクティブ端子、第２のアクティブ端子、少なくとも１つの端子、および、前記第１のアクティブ端子と前記第２のアクティブ端子との間に直列に接続された一対のコンデンサとを備える多層コンデンサであって、前記多層コンデンサはさらに、 複数の誘電体層を備える本体と、 前記本体内に配置され、前記第１のアクティブ端子に接続された第１の複数の電極層と、 前記本体内に配置され、前記第２のアクティブ端子に接続された第２の複数の電極層と、 前記少なくとも１つの端子に接続され、前記第１の複数の電極層および前記第２の複数の電極層のおのおのと容量結合される第３の複数の電極層であって、前記第１の複数の電極層と第３の複数の電極層の間に第１のコンデンサを形成し、前記第２の複数の電極層と前記第３の複数の電極層との間に第２のコンデンサを形成する、第３の複数の電極層とをさらに備える、多層コンデンサと、 前記多層コンデンサの前記第１のアクティブ端子に接続された第１の外部バリスタ端子と、前記第２のアクティブ端子に接続された第２の外部バリスタ端子とを備えるディスクリートバリスタと、 前記第１のアクティブ端子と前記第１の外部バリスタ端子と結合される第１のリードと、 前記第２のアクティブ端子と前記第２の外部バリスタ端子に結合されている第２のリードと を備える、統合構成要素。」 （相違点ａ） 少なくとも１つの端子が、本願発明は「接地端子」であるのに対して、引用発明は「中央導電性領域（２８）」にそのような特定がない点。 （相違点ｂ） 第１のリードと第２のリードが、本願発明は「前記第１の複数の電極層と、前記第２の複数の電極層と、前記第３の複数の電極層の積層方向に延在して」いるのに対して、引用発明はそのような特定がない点。 ５ 相違点についての判断 相違点ａについて 相違点ａは、上記「第２［理由］２（２）エ」で判断した相違点１と同じの相違点であるので、引用発明に基づいて、当業者が容易になし得たことである。 相違点ｂについて 相違点ｂは、上記「第２［理由］２（２）エ」で判断した相違点３と同様の相違点であるので、引用発明に、引用文献２に記載された技術を適用し、当業者が容易になし得たことである。 よって、本願発明は、引用文献１に記載された発明、及び引用文献２に記載された技術に基づいて当業者が容易に発明をすることができたものである。 第４ むすび 以上のとおり、本願の請求項１に係る発明は、特許法第２９条第２項の規定により特許を受けることができないものであるから、その他の請求項に論及するまでもなく、本願は拒絶すべきものである。 よって、結論のとおり審決する。