2023-014565

特願２０２１－２１０２３０「ゲート駆動回路及びこれを含む表示装置」拒絶査定不服審判事件〔令和 ４年 ７月 ８日出願公開、特開２０２２－１０４５８９〕について、次のとおり審決する。

結 論 本件審判の請求は、成り立たない。

理 由 第１ 手続の経緯 本願は、令和３年１２月２４日（パリ条約による優先権主張、２０２０年１２月２８日、韓国）の特許出願であって、その手続の経緯の概略は、次のとおりである。なお、以下、２０２０年１２月２８日を「優先日」という。 令和４年１２月 ２日付け：拒絶理由通知書 令和５年 ３月１０日 ：意見書、手続補正書の提出 同年 ４月１９日付け：拒絶査定（以下「原査定」という。） （同年 ５月 ２日 ：原査定の謄本の送達） 同年 ７月２４日 ：応対記録（日付は初回応対日） 同年 ８月２９日 ：審判請求書、手続補正書の提出 令和６年 １月１０日 ：上申書の提出 第２ 令和５年８月２９日にされた手続補正についての補正の却下の決定 ［補正の却下の決定の結論］ 令和５年８月２９日にされた手続補正を却下する。 ［補正の却下の決定の理由］ １ 補正の内容 令和５年８月２９日にされた手続補正（以下「本件補正」という。）は、特許請求の範囲について補正するものであり、この補正により、次の(１)に示す本件補正前（令和５年３月１０日にされた手続補正後をいう。）の請求項１が、後記の(２)に示す本件補正後の請求項１に補正された。下線は、補正箇所を示す。 (１) 本件補正前の請求項１ 「【請求項１】 表示パネルの第１の側に配置された第１のゲート駆動部であって、奇数出力ラインである第１の出力ラインから始まり前記表示パネルの前記第１の側の頂部から底部まで交互に存在する奇数出力ライン及び偶数出力ラインが順番に番号付けされた複数の出力ラインを有する、第１のゲート駆動部、及び、 前記第１の側に対向する前記表示パネルの第２の側に配置された第２のゲート駆動部であって、奇数出力ラインである第１の出力ラインから始まり前記表示パネルの前記第２の側の頂部から底部まで交互に存在する奇数出力ライン及び偶数出力ラインが順番に番号付けされた複数の出力ラインを有する、第２のゲート駆動部、 を含み、 前記第１のゲート駆動部の各奇数出力ラインは、前記表示パネルのそれぞれのゲートラインを介して、前記第２のゲート駆動部のそれぞれの偶数出力ラインと互いに連結され、 前記第１のゲート駆動部の各偶数出力ラインは、前記表示パネルのそれぞれのゲートラインを介して、前記第２のゲート駆動部のそれぞれの奇数出力ラインと互いに連結された、ゲート駆動回路。」 (２) 本件補正後の請求項１ 「【請求項１】 表示パネルの第１の側に配置された第１のゲート駆動部であって、奇数出力ラインである第１の出力ラインから始まり前記表示パネルの前記第１の側の頂部から底部まで交互に存在する奇数出力ライン及び偶数出力ラインが順番に番号付けされた複数の出力ラインを有する、第１のゲート駆動部、及び、 前記第１の側に対向する前記表示パネルの第２の側に配置された第２のゲート駆動部であって、奇数出力ラインである第１の出力ラインから始まり前記表示パネルの前記第２の側の頂部から底部まで交互に存在する奇数出力ライン及び偶数出力ラインが順番に番号付けされた複数の出力ラインを有する、第２のゲート駆動部、 を含み、 前記第１のゲート駆動部の各奇数出力ラインは、前記表示パネルのそれぞれのゲートラインを介して、前記第２のゲート駆動部のそれぞれの偶数出力ラインと互いに連結され、 前記第１のゲート駆動部の各偶数出力ラインは、前記表示パネルのそれぞれのゲートラインを介して、前記第２のゲート駆動部のそれぞれの奇数出力ラインと互いに連結され、 前記第２のゲート駆動部は、前記第１のゲート駆動部の動作よりも半周期又は１周期より早く前記第２のゲート駆動部が動作を始めるためのゼロステージを更に含む、 ゲート駆動回路。」 ２ 補正の目的 本件補正は、本件補正前の「第２のゲート駆動部」について、「前記第１のゲート駆動部の動作よりも半周期又は１周期より早く前記第２のゲート駆動部が動作を始めるためのゼロステージを更に含む」ものに限定するものである。 そして、本件補正前の請求項１に記載された発明と本件補正後の請求項１に記載される発明は、産業上の利用分野及び解決しようとする課題が同一である。 したがって、本件補正は、特許法１７条の２第５項２号に規定する特許請求の範囲の減縮を目的とする補正に該当する。 ３ 独立特許要件の判断 前記２のとおり、本件補正は、特許法１７条の２第５項２号に規定する特許請求の範囲の減縮を目的とする補正に該当する。そこで、本件補正後の請求項１に記載されている事項により特定される発明（以下「本件補正発明」という。）が、同法１７条の２第６項において準用する同法１２６条７項の規定に適合するか、すなわち、特許出願の際独立して特許を受けることができるものであるかについて、以下検討する。 (１) 本件補正発明 ア 本件補正発明の認定 本件補正発明は、前記１(２)に摘記した本件補正後の請求項１に記載された事項により特定されるとおりのものと認める。 本件補正発明の構成を便宜上次のように構成Ｘと構成Ａ～Ｅに分説するとともに、参考図１として本願の図２に部材名を加筆したもの、参考図２として本願の図５に部材名を加筆したものを掲載する。 ＜本件補正発明の分説＞ （構成Ａ）表示パネルの第１の側に配置された第１のゲート駆動部であって、奇数出力ラインである第１の出力ラインから始まり前記表示パネルの前記第１の側の頂部から底部まで交互に存在する奇数出力ライン及び偶数出力ラインが順番に番号付けされた複数の出力ラインを有する、第１のゲート駆動部、及び、 （構成Ｂ）前記第１の側に対向する前記表示パネルの第２の側に配置された第２のゲート駆動部であって、奇数出力ラインである第１の出力ラインから始まり前記表示パネルの前記第２の側の頂部から底部まで交互に存在する奇数出力ライン及び偶数出力ラインが順番に番号付けされた複数の出力ラインを有する、第２のゲート駆動部、 を含み、 （構成Ｃ）前記第１のゲート駆動部の各奇数出力ラインは、前記表示パネルのそれぞれのゲートラインを介して、前記第２のゲート駆動部のそれぞれの偶数出力ラインと互いに連結され、 （構成Ｄ）前記第１のゲート駆動部の各偶数出力ラインは、前記表示パネルのそれぞれのゲートラインを介して、前記第２のゲート駆動部のそれぞれの奇数出力ラインと互いに連結され、 （構成Ｅ）前記第２のゲート駆動部は、前記第１のゲート駆動部の動作よりも半周期又は１周期より早く前記第２のゲート駆動部が動作を始めるためのゼロステージを更に含む、 （構成Ｘ）ゲート駆動回路。 ＜参考図１＞（図２） ［図：0001422960000001.jpg］ ＜参考図２＞（図５） ［図：0001422960000002.jpg］ イ 課題・効果等に関連する明細書の発明の詳細な説明の記載 本願の明細書の発明の詳細な説明の記載における、発明が解決しようとする課題及び発明の効果等の記載を抜粋すると、次の記載がある。 「【発明が解決しようとする課題】 【０００６】 表示装置におけるゲート駆動回路は、非表示領域に配置されるため、ゲート駆動回路の大きさが減少するほど、表示領域の大きさは増加する。 【０００７】 ゲート駆動回路は、複数のステージ回路を含む。各々のステージ回路は、ゲート信号を生成するための複数のトランジスタを含む。 【０００８】 ＬＣＤやＯＬＥＤなどの表示装置における出力端Ｑノード併合（Ｎｏｄｅ Ｍｅｒｇｅ）構造を使用するＧＩＰ回路は、構造的にＱノード内の出力ライン間に、例えば、ハイ信号からロー信号に切り替えられる時間偏差が存在する。 【０００９】 かかるＧＩＰ回路の出力ライン間の時間偏差は、回路の構造及びパネル負荷に影響を及ぼすため、負荷と関係なく出力偏差を改善するための方案が必要であった。 【００１０】 また、ＧＩＰ回路の出力ライン間の時間偏差が減少するようになれば、トランジスタの大きさを最小化して、低面積の設計が可能である。 【００１１】 このため、本明細書の発明者は、前述した要求事項を解決するために、第１のゲート駆動部と第２のゲート駆動部が表示パネルの両側にそれぞれ配置されて、一方の側の奇数（Ｏｄｄ）出力ラインは、他方の側の偶数（Ｅｖｅｎ）出力ラインと連結され、一方の側の偶数（Ｅｖｅｎ）出力ラインは、他方の側の奇数（Ｏｄｄ）出力ラインと連結されたゲート駆動回路を発明した。 【００１２】 また、本明細書の発明者たちは、第１のゲート駆動部の奇数（Ｏｄｄ）出力ラインと、第２のゲート駆動部の偶数（Ｅｖｅｎ）出力ラインとが互いに連結され、第１のゲート駆動部の偶数（Ｅｖｅｎ）出力ラインと、第２のゲート駆動部の奇数（Ｏｄｄ）出力ラインとが互いに連結されたゲート駆動回路に対して、第１のゲート駆動部が表示パネルの一方の側に配置され、第２のゲート駆動部が表示パネルの他方の側に配置されて、各々のゲートラインにスキャン信号を供給し、データ駆動回路を介して各々のデータラインにデータ電圧を供給して、タイミングコントローラをゲート駆動回路及びデータ駆動回路の駆動を制御する表示装置を発明した。」 「【発明の効果】 【００１６】 本発明の実施形態によれば、表示装置における複数のゲート駆動部を表示パネルの両側にそれぞれ配置して、両側ゲート駆動部の出力ラインを連結するものの、一方の側の奇数（Ｏｄｄ）出力ラインと、他方の側の偶数（Ｅｖｅｎ）出力ラインとが互いに連結されるようにし、一方の側の偶数（Ｅｖｅｎ）出力ラインと、他方の側の奇数（Ｏｄｄ）出力ラインとが互いに連結されるように構成することができる。 【００１７】 よって、両側ゲート駆動部の出力ラインに対して、奇数出力ラインと偶数出力ラインとを互いに連結し、偶数出力ラインと奇数出力ラインとを互いに連結することによって、ゲート駆動回路の出力ライン等間の出力電圧偏差を減らせる効果がある。」 (２) 引用文献５～７に記載された事項及び引用発明等の認定 ア 引用文献５に記載された事項及び引用発明の認定 (ア) 引用文献５に記載された事項 原査定の拒絶の理由に引用された、優先日前に発行された文献である米国特許出願公開第２０１８／００１８９２０号明細書（以下「引用文献５」という。）には、以下の事項が記載されている。日本語訳は、当合議体によるものである。また、下線は当合議体が付したものであり、以下同様である。 ａ ［0002］ 「 1. Field [0002] Embodiments of the present invention relate to a gate driving circuit and a display device including the same.」 （ 1. 分野 [0002] 本発明の実施形態は、ゲート駆動回路及びそれを含む表示装置に関する。） ｂ ［0059］～［0081］、［図１］、［図２］ 「[0059] FIG. 1 is a diagram schematically illustrating an arrangement of a display device according to an embodiment of the present invention. FIG. 2 is a waveform diagram illustrating an output order of gate signals in the display device illustrated in FIG.」 （[0059] 図1は、本発明の一実施形態に係る表示装置の配置を模式的に示す図である。図2は、図に示す表示装置におけるゲート信号の出力順序を示す波形図である。） 「[0060] Referring to FIGS. 1 and 2, a display device according to an embodiment of the present invention may include a display panel 1, a first gate driving circuit 10, and a second gate driving circuit 20.」 （[0060] 図1及び図2を参照すると、本発明の実施形態による表示装置は、表示パネル1、第1ゲート駆動回路10及び第2ゲート駆動回路20を含むことができる。） 「 ［図：0001422960000003.jpg］ 」 「 ［図：0001422960000004.jpg］ 」 「[0061] The display panel 1 is a panel that displays images. In an embodiment, the display panel 1 may include a lower display panel, an upper display panel that is opposite to the lower display panel, and a liquid crystal layer interposed therebetween. In another embodiment, the display panel 1 may include a lower display panel, an upper display panel that is opposite to the lower display panel, and an organic light emitting layer.」 （[0061] 表示パネル1は、画像を表示するパネルである。一実施形態において、表示パネル1は、下部表示パネルと、下部表示パネルと対向する上部表示パネルと、その間に介在する液晶層とを含み得る。別の実施形態では、表示パネル1は、下部表示パネルと、下部表示パネルと対向する上部表示パネルと、有機発光層とを含むことができる。） 「[0062] The display panel 1 may be electrically connected to first to n-th gate lines (GL1 to GLn) and first to m-th data lines (DL1 to DLm). The display panel 1 may include a plurality of pixels PX connected to each of one of the first to n-th gate lines (GL1 to GLn) and one of the first to m-th data lines (DL1 to DLm).」 （[0062] 表示パネル1は、第1～第nゲートライン（GL1～GLn）及び第1～第mデータライン（DL1～DLm）に電気的に接続されてもよい。表示パネル1は、それぞれが第1～第nのゲートライン（GL1～GLn）のうちの一つ及び第1～第mのデータライン（DL1～DLm）のうちの一つに接続された複数の画素PXを含むことができる。） 「[0063] The first to n-th gate lines (GL1 to GLn) may extend in a first direction d1 in an embodiment. The first to n-th gate lines (GL1 to GLn) may be connected to first and second gate driving circuits 10 and 20 to be described later. As a result, the first to n-th gate lines (GL1 to GLn) may receive a plurality of first to n-th gate signals (G1a to Gna) from the first gate driving circuit 10, and may receive a plurality of first to n-th gate signals (G1b to Gnb) from the second gate driving circuit 20.」 （[0063] 第1～第nのゲートライン（GL1～GLn）は、実施形態において、第1の方向d1に延在してよい。第1～第nのゲートライン（GL1～GLn）は、後述する第1及び第2ゲート駆動回路10、20に接続されてもよい。その結果、第1～第nのゲートライン（GL1～GLn）は、第1ゲート駆動回路10から複数の第1～第nのゲート信号（G1a～Gna）を受けてもよく、第2ゲート駆動回路20から複数の第1～第nのゲート信号（G1b～Gnb）を受けてもよい。） 「[0064] The first to m-th data lines (DL1 to DLm) may extend in a second direction d2 in an embodiment. The first to m-th data lines (DL1 to DLm) may be connected to a data driver. As a result, the first to m-th data lines (DL1 to DLm) may receive a plurality of first to m-th data signals (D1 to Dm) from the data driver.」 （[0064] 第1～第mのデータライン（DL1～DLm）は、実施形態において、第2の方向d2に延在してよい。第1～第mのデータライン（DL1～DLm）は、データドライバに接続されてもよい。その結果、第1～第mのデータライン（DL1～DLm）は、データドライバから複数の第1～第mのデータ信号（D1～Dm）を受信してもよい。） 「[0065] The first direction d1 may intersect perpendicularly with the second direction d2 in an example. With reference to FIG. 1, the first direction d1 is illustrated as a column direction (e.g., a direction going across columns) and the second direction d2 is illustrated as a row direction (e.g., a direction going across rows). The first to n-th gate lines (GL1 to GLn) are electrically insulated from the first to m-th data lines (DL1 to DLm).」 （[0065] 第1の方向d1は、一例において、第2の方向d2と垂直に交差してもよい。図1を参照すると、第1の方向d1は列方向（例えば、列を横切る方向）として図示され、第2の方向d2は行方向（例えば、行を横切る方向）として図示されている。第1～第nのゲートライン（GL1～GLn）は、第1～第mのデータライン（DL1～DLm）から電気的に絶縁されている。） 「[0066] The first gate driving circuit 10 may be on one side of the display panel 1. The second gate driving circuit 20 may be on the other side of the display panel 1 that is opposite to the one side of the display panel 1 corresponding to the first gate driving circuit 10. That is, the display panel 1 may be between the first gate driving circuit 10 and the second gate driving circuit 20. For example, with reference to FIG. 1, the first gate driving circuit 10 may be on the left side of the display panel 1, and the second gate driving circuit 20 may be on the right side of the display panel 1. Hereinafter, a plurality of stages (10a, 10b, 10c . . . ) included in the first gate driving circuit 10 will be referred to as odd stages, and a plurality of stages (20a, 20b, 20c . . . ) included in the second gate driving circuit 20 will be referred to as even stages. Further, a plurality of gate signals output from the first gate driving circuit 10 will be referred to as a plurality of odd gate signals, and a plurality of gate signals output from the second gate driving circuit 20 will be referred to as a plurality of even gate signals.」 （[0066] 第1ゲート駆動回路10は、表示パネル1の一側面に設けられていてもよい。第2ゲート駆動回路20は、第1ゲート駆動回路10に対応する表示パネル1の一辺とは反対側である表示パネル1の他辺にあってもよい。すなわち、表示パネル1は、第1ゲート駆動回路10と第2ゲート駆動回路20との間にあってもよい。例えば、図1を参照して、第1ゲート駆動回路10が表示パネル1の左側にあり、第2ゲート駆動回路20が表示パネル1の右側にあってもよい。以下、第1ゲート駆動回路10に含まれる複数のステージ（10a、10b、10c ...）を奇数ステージといい、第2ゲート駆動回路20に含まれる複数のステージ（20a、20b、20c ...）を偶数ステージという。さらに、第1ゲート駆動回路10から出力される複数のゲート信号を複数の奇数ゲート信号といい、第2ゲート駆動回路20から出力される複数のゲート信号を複数の偶数ゲート信号という。） 「[0067] The first gate driving circuit 10 may include a plurality of odd stages (10a, 10b, 10c . . . ). Each of the plurality of odd stages (10a, 10b, 10c . . . ) may include two output terminals, and may output two gate signals via the two output terminals. Here, the two gate signals may be different from each other in phase. Hereinafter, the description will be provided based on the first odd stage 10a and the second odd stage 10b among the plurality of odd stages (10a, 10b, 10c . . . ).」 （[0067] 第1ゲート駆動回路10は、複数の奇数ステージ（10a、10b、10c ...）を含んでもよい。複数の奇数ステージ（10a、10b、10c ...）の各々は、二つの出力端子を含み、二つの出力端子を介して二つのゲート信号を出力してもよい。ここで、二つのゲート信号は、互いに位相が異なっていてもよい。以下、複数の奇数ステージ（10a、10b、10c ...）のうち、第1奇数ステージ10a及び第2奇数ステージ10bに基づいて説明する。） 「[0068] The first odd stage 10a may be connected to one side of the first gate line GL1 and to one side of the second gate line GL2. The first odd stage 10a may include two output terminals, and may provide the first odd gate signal G1a and the second odd gate signal G2a with phases different from each other to the first gate line GL1 and the second gate line GL2, respectively, through the two output terminals. Referring to FIG. 2, in an embodiment, the second odd gate signal G2a may be output after the first odd gate signal G1a is output.」 （[0068] 第1奇数ステージ10aは、第1ゲートラインGL1の一方の側及び第2ゲートラインGL2の一方の側に接続されてもよい。第1奇数ステージ10aは、二つの出力端子を含んでもよく、二つの出力端子を介して第1ゲートラインGL1及び第2ゲートラインGL2にそれぞれ互いに異なる位相を有する第1奇数ゲート信号G1a及び第2奇数ゲート信号G2aを供給してもよい。図2を参照すると、実施形態において、第2奇数ゲート信号G2aは、第1奇数ゲート信号G1aが出力された後に出力されてもよい。） 「[0069] The second odd stage 10b may be connected to one side of the third gate line GL3 and to one side of the fourth gate line GL4. The second odd stage 10b may include two output terminals, and may provide a third odd gate signal G3a and a fourth odd gate signal G4a with phases different from each other to the third gate line GL3 and the fourth gate line GL4, respectively, through the two output terminals. Referring to FIG. 2, in an embodiment, the fourth odd gate signal G4a may be output after the third odd gate signal G3a is output.」 （[0069] 第2奇数ステージ10bは、第3ゲートラインGL3の一方の側及び第4ゲートラインGL4の一方の側に接続されてもよい。第2奇数ステージ10bは、二つの出力端子を含んでもよく、二つの出力端子を介して第3ゲートラインGL3及び第4ゲートラインGL4にそれぞれ互いに異なる位相を有する第3奇数ゲート信号G3a及び第4奇数ゲート信号G4aを供給してもよい。図2を参照すると、実施形態において、第4奇数ゲート信号G4aは、第3奇数ゲート信号G3aが出力された後に出力されてもよい。） 「[0070] In another embodiment, the second odd stage 10b may be dependently connected to the first odd stage 10a. Therefore, after the second odd gate signal G2a is output, the third odd gate signal G3a may be output. That is, referring to FIG. 2, the first to fourth odd gate signals G1a to G4a may be sequentially output.」 （[0070] 別の実施形態において、第2奇数ステージ10bは、第1奇数ステージ10aに従属的に接続されてもよい。したがって、第2奇数ゲート信号G2aが出力された後、第3奇数ゲート信号G3aが出力されてもよい。すなわち、図2を参照すると、第1～第4奇数ゲート信号G1a～G4aが順次出力されてもよい。） 「[0071] The second gate driving circuit 20 may include a plurality of even stages (20a, 20b, 20c . . . ). Hereinafter, the explanation will be provided on the basis of the first even stage 20a and the second even stage 20b, among the plurality of even stages (20a, 20b, 20c . . . ).」 （[0071] 第2ゲート駆動回路20は、複数の偶数ステージ（20a、20b、20c ...）を含むことができる。以下、複数の偶数ステージ（20a、20b、20c ...）のうち、第1偶数ステージ20a及び第2偶数ステージ20bに基づいて説明する。） 「[0072] The first even stage 20a may be connected to another side/second side of a first dummy gate line GLd1 and the other side of the first gate line GL1. Here, the first dummy gate line GLd1 is a gate line that is not connected to the plurality of pixels PX. The first even stage 20a may include two output terminals, and may provide the first even gate signal G0b and the second even gate signal G1b with phases different from each other to the first dummy gate line GLd1 and the first gate line GL1, respectively, through the two output terminals. Referring to FIG. 2, in an embodiment, a second even gate signal G1b may be output after the first even gate signal G0b is output.」 （[0072] 第1偶数ステージ20aは、第1ダミーゲートラインGLd1と第1ゲートラインGL1の他方の側／第2側に接続されてもよい。ここで、第1ダミーゲートラインGLd1は、複数の画素PXに接続されないゲートラインである。第1偶数ステージ20aは、二つの出力端子を含み、二つの出力端子を介して互いに位相が異なる第1偶数ゲート信号G0b及び第2偶数ゲート信号G1bをそれぞれ第1ダミーゲートラインGLd1及び第1ゲートラインGL1に供給してもよい。図2を参照すると、実施形態において、第1偶数ゲート信号G0bが出力された後に、第2偶数ゲート信号G1bが出力されてもよい。） 「[0073] The second even stage 20b may be connected to the other side of the second gate line GL2 and to an other side of the third gate line GL3. The second even stage 20b may include two output terminals, and may provide the third even gate signal G2b and the fourth even gate signal G3b with differing phases to the second gate line GL2 and to the third gate line GL3, respectively, through the two output terminals. Referring to FIG. 2, in an embodiment, the fourth even gate signal G3b may be output after the third even gate signal G2b is output. That is, referring to FIG. 2, the first to fourth even gate signals G0b to G3b may be sequentially output.」 （[0073] 第2偶数ステージ20bは、第2ゲートラインGL2の他方の側及び第3ゲートラインGL3の他方の側に接続されてもよい。第2偶数ステージ20bは、二つの出力端子を含んでもよく、二つの出力端子を介して、位相が異なる第3偶数ゲート信号G2b及び第4偶数ゲート信号G3bをそれぞれ第2ゲートラインGL2及び第3ゲートラインGL3に供給してもよい。図2を参照すると、実施形態において、第4偶数ゲート信号G3bは、第3偶数ゲート信号G2bが出力された後に出力されてもよい。すなわち、図2を参照すると、第1～第4の偶数ゲート信号G0b～G3bが順次出力されてもよい。） 「[0074] A plurality of odd stages (10a, 10b, 10c . . . ) may cross the plurality of even stages (20a, 20b, 20c . . . ). The description will be provided in detail with reference to the first gate line GL1 and the second gate line GL2.」 （[0074] 複数の奇数ステージ（10a、10b、10c ...）は、複数の偶数ステージ（20a、20b、20c ...）と交差（すれ違い配置）してもよい。以下、第1ゲートラインGL1及び第2ゲートラインGL2を参照して詳細に説明する。） 「[0075] Of the two output terminals of the first odd stage 10a, one side of the first gate line GL1 may be connected to the output terminal from which the first odd gate signal G1a having a relatively rapid phase is output. On the other hand, of the two output terminals of the first even stage 20a, the other side of the first gate line GL1 may be connected to the output terminal from which a second even gate signal G1b having a relatively slow phase is output. Referring to FIG. 2, the first odd gate signal G1a may have the same phase as the second even gate signal G1b.」 （[0075] 第1奇数ステージ10aの二つの出力端子のうち、相対的に速い位相を有する第1奇数ゲート信号G1aが出力される出力端子には、第1ゲートラインGL1の一方の側が接続されてもよい。一方、第1偶数ステージ20aの二つの出力端子のうち、相対的に遅い位相を有する第2偶数ゲート信号G1bが出力される出力端子には、第1ゲートラインGL1の他方の側が接続されていてもよい。図2を参照すると、第1奇数ゲート信号G1aは、第2偶数ゲート信号G1bと同じ位相を有してもよい。） 「[0076] That is, the first odd stage 10a and the first even stage 20a may include output terminals that output two gate signals with phases different from each other. The output terminal of the first odd stage 10a from which the first odd gate signal G1a having a relatively rapid phase is output, and the output terminal of the first even stage 20a from which the second even gate signal G1b having a relatively slow phase is output, may both be connected to the same first gate line GL1.」 （[0076] すなわち、第1奇数ステージ10a及び第1偶数ステージ20aは、互いに位相が異なる二つのゲート信号を出力する出力端子を含んでもよい。相対的に速い位相を有する第1奇数ゲート信号G1aが出力される第1奇数ステージ10aの出力端子と、相対的に遅い位相を有する第2偶数ゲート信号G1bが出力される第1偶数ステージ20aの出力端子とは、共に同一の第1ゲートラインGL1に接続されてもよい。） 「[0077] Further, the second gate line GL2 may be connected both to the output terminal of the first odd stage 10a from which the second odd gate signal G2a having a relatively slow phase is output, and to the output terminal of the second even stage 20b from which the third even gate signal G2b having the relatively rapid phase is output.」 （[0077] さらに、第2ゲートラインGL2は、相対的に遅い位相を有する第2奇数ゲート信号G2aが出力される第1奇数ステージ10aの出力端子と、相対的に速い位相を有する第3偶数ゲート信号G2bが出力される第2偶数ステージ20bの出力端子の両方に接続されてもよい。） 「[0078] Therefore, by including a stage having two output terminals, a single stage may be connected to two gate lines. As a result, it is possible to sufficiently secure a space in which the first gate driving circuit 10 and the second gate driving circuit 20 may be integrated, and the bezel width of the display panel 1 may be reduced accordingly.」 （[0078] したがって、二つの出力端子を有するステージを含むことにより、一つのステージを二つのゲートラインに接続することができる。その結果、第1ゲート駆動回路10と第2ゲート駆動回路20を一体化するスペースを十分に確保することができ、それに伴って表示パネル1のベゼル幅を小さくすることができる。） 「[0079] On the other hand, because the gate signals are provided to both sides of a single gate line, display quality can be improved due to improvement in an RC delay phenomenon.」 （[0079] 一方、ゲート信号は一つのゲートラインの両側に供給されるため、RC遅延現象の改善により表示品質を向上させることができる。） 「[0080] On the other hand, among the plurality of odd stages (10a, 10b, 10c . . . ) included in the first gate driving circuit 10, the stage located at a lowermost position in FIG. 1 may be connected to a second dummy gate line GLd2.」 （[0080] 一方、第1ゲート駆動回路10に含まれる複数の奇数ステージ（10a、10b、10c ...）のうち、図1において最下段に位置するステージを第2ダミーゲートラインGLd2に接続してもよい。） 「[0081] Also, FIG. 1 illustrates a configuration in which one of the output terminals of the first even stage 20a may be connected to the first dummy gate line GLd1, and a stage located at the lower most position based on FIG. 1 among the plurality of odd stages (10a, 10b, 10c . . . ) is connected to the second dummy gate line GLd2, but the present invention is not limited thereto. For example, one of the output terminals of the first odd stage 10a may be connected to the first dummy gate line GLd1, and the even stage located at the lowermost position in FIG. 1 among the plurality of even stages (20a, 20b, 20c . . . ) may be connected to the second dummy gate line GL2d.」 （[0081] また、図1では、第1偶数ステージ20aの出力端子の一つを第1ダミーゲートラインGLd1に接続し、複数の奇数ステージ（10a、10b、10c ...）のうち、図1の最下段に位置するステージを第2ダミーゲートラインGLd2に接続する構成が示されているが、本発明はこれに限定されない。例えば、第1奇数ステージ10aの出力端子の一つを第1ダミーゲートラインGLd1に接続し、複数の偶数ステージ（20a、20b、20c ...）のうち図1の最下段に位置する偶数ステージを第2ダミーゲートラインGL2dに接続してもよい。） ｃ ［0082］～［0097］、［図３］、［図４］ 「[0082] FIG. 3 is a diagram schematically illustrating an embodiment of a stage in the configuration of the gate driving circuit illustrated in FIG. 1. FIG. 4 is a waveform diagram for explaining the potential change of the control node of the stage illustrated in FIG. 3. The stage illustrated in FIG. 3 and FIG. 4 may be one of a plurality of odd stages (10a, 10b, 10c . . . ) included in the first gate driving circuit 10 or of a plurality of even stages (20a, 20b, 20c . . . ) included in the second gate driving circuit 20. Hereinafter, an i-th stage connected to an i-th gate line GLi (i is a natural number of 1 or more) and to an i+1th gate line GLi+1 will be described as an example.」 （[0082] 図3は、図1に示したゲート駆動回路の構成におけるステージの一実施形態を模式的に示す図である。図4は、図3に例示したステージの制御ノードの電位変化を説明するための波形図である。なお、図3及び図4に例示したステージは、第1ゲート駆動回路10に含まれる複数の奇数ステージ（10a、10b、10c ...）のうちの一つであってもよいし、第2ゲート駆動回路20に含まれる複数の偶数ステージ（20a、20b、20c ...）のうちの一つであってもよい。以下、i番目のゲートラインGLi（iは1以上の自然数）及びi＋1番目のゲートラインGLi＋1に接続されたi番目のステージを例に説明する。） 「 ［図：0001422960000005.jpg］ 」 「 ［図：0001422960000006.jpg］ 」 「[0083] Referring to FIG. 3, the i-th stage may include a first pull-up portion 110, a second pull-up portion 120, and a controller 200.」 （[0083] 図3を参照すると、i番目のステージは、第1プルアップ部110、第2プルアップ部120及びコントローラー200を含むことができる。） 「[0084] The first pull-up portion 110 may output the first clock signal CK1 as the i-th gate signal Gi in accordance with the signal provided to the control node Q. The first pull-up portion 110 may include a first transistor (e.g., a first pull-up transistor) T1 in the present embodiment. The first transistor T1 may include a gate electrode/control terminal connected to a control node Q, a source electrode that receives a first clock signal CK1, and a drain electrode that outputs the i-th gate signal Gi. In an embodiment, the first pull-up portion 110 may provide the i-th gate signal Gi to the i-th gate line.」 （[0084] 第1プルアップ部110は、制御ノードQに供給される信号に応じて、第1クロック信号CK1をi番目のゲート信号Giとして出力してもよい。第1プルアップ部110は、本実施形態では、第1トランジスタ（例えば、第1プルアップトランジスタ）T1を含んでもよい。第1トランジスタT1は、制御ノードQに接続されたゲート電極／制御端子と、第1クロック信号CK1を受信するソース電極と、i番目のゲート信号Giを出力するドレイン電極を含み得る。実施形態において、第1のプルアップ部110は、i番目のゲート信号Giをi番目のゲートラインに供給してもよい。） 「[0085] The second pull-up portion 120 may output a second clock signal CK2 as the i+1th gate signal Gi+1 in accordance with the signal provided to the control node Q. The second pull-up portion 120 may include a second transistor (e.g., a second pull-up transistor) T2 in the present embodiment. The second transistor T2 may include a gate electrode connected to the control node Q, a source electrode that receives the second clock signal CK2, and a drain electrode that outputs the i+1th gate signal Gi+1. In an embodiment, the second pull-up portion 120 may provide the i+1th gate signal Gi+1 to the i+1th gate line. Here, the i+1th gate line is a gate line that is located at a next stage that follows the i-th gate line.」 （[0085] 第2プルアップ部120は、制御ノードQに供給される信号に応じて、第2クロック信号CK2をi＋1番目のゲート信号Gi＋1として出力してもよい。第2プルアップ部120は、本実施形態では、第2トランジスタ（例えば、第2プルアップトランジスタ）T2を含んでもよい。第2トランジスタT2は、制御ノードQに接続されたゲート電極と、第2クロック信号CK2を受信するソース電極と、i＋1番目のゲート信号Gi＋1を出力するドレイン電極を含み得る。実施形態において、第2プルアップ部120は、i＋1番目のゲート信号Gi＋1をi＋1番目のゲートラインに供給してもよい。ここで、i＋1番目のゲートラインは、i番目のゲートラインに続く次のステージに位置するゲートラインである。） 「[0086] The first pull-up portion 110 and the second pull-up portion 120 may share the control node Q. Also, the first clock signal CK1 may have a phase that is different from that of the second clock signal CK2. As a result, the i-th gate signal Gi may have phase that is different from that of the i+1th gate signal Gi+1.」 （[0086] 第1プルアップ部110と第2プルアップ部120は、制御ノードQを共有してもよい。また、第1クロック信号CK1は、第2クロック信号CK2と異なる位相を有してもよい。その結果、i番目のゲート信号Giは、i＋1番目のゲート信号Gi＋1とは異なる位相を有してもよい。） 「[0087] In an embodiment, the first clock signal CK1 may have a phase that is relatively faster than that of the second clock signal CK2. As a result, the i-th gate signal Gi has a phase that is relatively faster than the i+1th gate signal Gi+1, and the i-th gate signal Gi may be output relatively earlier.」 （[0087] 実施形態において、第1クロック信号CK1は、第2クロック信号CK2よりも相対的に速い位相を有することがある。その結果、i番目のゲート信号Giは、i＋1番目のゲート信号Gi＋1よりも相対的に速い位相を有し、i番目のゲート信号Giは、相対的に早く出力され得る。） 「[0088] The controller 200 may include a pull-up controller (e.g., pull-up control unit) 210 and a control capacitor Cb (e.g., a control capacitance portion 220). The pull-up controller 210 may provide the first carry signal CR1 provided from one of the previous stages to the control node Q. In an embodiment, the first carry signal CR1 may be the i-1th gate signal Gi-1 provided from the i-1th stage.」 （[0088] 制御装置200は、プルアップ制御装置（例えば、プルアップ制御ユニット）210と、制御コンデンサCb（例えば、制御コンデンサ部220）とを含んでもよい。プルアップ制御装置210は、前のステージの一つから供給される第1キャリー信号CR1を制御ノードQに供給してもよい。実施形態において、第1キャリー信号CR1は、第i-1番目のステージから供給される第i-1ゲート信号Gi-1であってもよい。） 「[0089] The pull-up controller 210 may be connected to a terminal that provides the first carry signal CR1, and to the control node Q. That is, by providing the first carry signal CR1 to the control node Q, the pull-up controller 210 may control the operations of the first pull-up portion 110 and the second pull-up portion 120.」 （[0089] プルアップ制御装置210は、第1キャリー信号CR1を供給する端子と、制御ノードQに接続されてもよい。すなわち、第1キャリー信号CR1を制御ノードQに供給することにより、プルアップ制御装置210は、第1プルアップ部110及び第2プルアップ部120の動作を制御することができる。） 「[0090] One electrode of the control capacitor Cb may be connected to the gate electrode of the first transistor T1, and the other electrode of the control capacitor Cb may be connected to the drain electrode of the first transistor T1.」 （[0090] 制御コンデンサCbの一方の電極は、第1トランジスタT1のゲート電極に接続され、制御コンデンサCbの他方の電極は、第1トランジスタT1のドレイン電極に接続されてもよい。） 「[0091] The i-th stage may further include a first pull-down portion (e.g., first pull-down unit) 310, a second pull-down portion (e.g., second pull-down unit) 320, and a third pull-down portion (e.g., third pull-down unit) 330.」 （[0091] i番目のステージは、第1プルダウン部（例えば、第1プルダウンユニット）310、第2プルダウン部（例えば、第2のプルダウンユニット）320、及び、第3プルダウン部（例えば、第3プルダウンユニット）330をさらに含み得る。） 「[0092] The first pull-down portion 310 may be connected to the drain electrode of the first transistor T1. The first pull-down portion 310 may pull down a voltage of the output terminal, from which the i-th gate signal Gi is output, to a predetermined voltage. The second pull-down portion 320 may be connected to the drain electrode of the second transistor T2. The second pull-down portion 320 may pull down a voltage of the output terminal, from which the i+1th gate signal Gi+1 is output, to a predetermined voltage. The third pull-down portion 330 may be connected to the control node Q. The third pull-down portion 330 may pull down a voltage of the control node Q to a predetermined voltage.」 （[0092] 第1プルダウン部310は、第1トランジスタT1のドレイン電極に接続されてもよい。第1プルダウン部310は、i番目のゲート信号Giが出力される出力端子の電圧を所定の電圧にプルダウンしてもよい。第2プルダウン部320は、第2トランジスタT2のドレイン電極に接続されてもよい。第2プルダウン部320は、i＋1番目のゲート信号Gi＋1が出力される出力端子の電圧を所定の電圧にプルダウンしてもよい。第3プルダウン部330は、制御ノードQに接続されてもよい。第3プルダウン部330は、制御ノードQの電圧を所定の電圧にプルダウンしてもよい。） 「[0093] With reference to FIG. 4, the potential change of the control node Q will be described.」 （[0093] 図4を参照して、制御ノードQの電位変化について説明する。） 「[0094] A rising section T1 means a section in which the potential of the control node Q increases (e.g., increases to a predetermined level). As the first carry signal CR1 of a high level is provided to the pull-up controller 210 from the previous stage during the rising section T1, the pull-up controller 210 may apply the provided first carry signal CR1 to the control node Q. As a result, the potential of the control node Q increases (e.g., increases to a predetermined level).」 （[0094] 立ち上がり区間T1は、制御ノードQの電位が上昇する（例えば、所定のレベルまで上昇する）区間を意味する。立ち上がり区間T1において、前のステージからハイレベルの第1キャリー信号CR1がプルアップ制御装置210に供給されると、プルアップ制御装置210は、供給された第1キャリー信号CR1を制御ノードQに印加することができる。その結果、制御ノードQの電位が上昇する（例えば、所定のレベルまで上昇する）。） 「[0095] A falling section T2 means a section in which the potential of the control node Q decreases again. During the falling section T2, the potential of the control node Q may be pulled down by the third pull-down portion 330. As a result, the potential of the control node Q decreases again (e.g., decreases to a predetermined level).」 （[0095] 立ち下がり区間T2は、制御ノードQの電位が再び低下する区間を意味する。立ち下がり区間T2の間、制御ノードQの電位は、第3プルダウン部330によってプルダウンされ得る。その結果、制御ノードQの電位が再び低下する（例えば、所定のレベルまで低下する）。） 「[0096] On the other hand, each of the i-th gate signal Gi and the i+1th gate signal Gi+1, which have phases that are different from each other, may be in a high level between the rising section T1 and the falling section T2. This means that the i-th gate signal Gi and the i+1th gate signal Gi+1 are output between the rising section T1 and the falling section T2. The i-th gate signal Gi may be output relatively earlier than the i+1th gate signal Gi+1.」 （[0096] 一方、互いに位相が異なるi番目のゲート信号Gi及びi＋1番目のゲート信号Gi＋1の各々は、立ち上がり区間T1と立ち下がり区間T2との間でハイレベルとなる場合がある。つまり、i番目のゲート信号Gi及びi＋1番目のゲート信号Gi＋1は、立ち上がり区間T1と立ち下がり区間T2との間に出力される。i番目のゲート信号Giは、i＋1番目のゲート信号Gi＋1よりも相対的に早く出力されてもよい。） 「[0097] That is, while the control node Q has the rising section T1 and the falling section T2, the gate driving circuit according to the present embodiment may sequentially output the two gate signals with phases that are different from each other.」 （[0097] すなわち、制御ノードQは、立ち上がり区間T1と立ち下がり区間T2を有するが、本実施形態によるゲート駆動回路は、互いに位相の異なる2つのゲート信号を順次出力することができる。） ｄ ［0098］～［0114］、［図５］、［図６］ 「[0098] FIG. 5 is an equivalent circuit diagram illustrating an embodiment of the stage illustrated in FIG. 3 in more detail. FIG. 6 is a waveform diagram for explaining the operation of the stage illustrated in FIG. 5. However, repeated description of FIG. 3 will not be provided.」 （[0098] 図5は、図3に示したステージの一実施形態をより詳細に示す等価回路図である。図6は、図5に図示したステージの動作を説明するための波形図である。ただし、図3についての繰り返しの説明は省略する。） 「 ［図：0001422960000007.jpg］ 」 「 ［図：0001422960000008.jpg］ 」 「[0099] Referring to FIG. 5, the pull-up controller 210 may include a third transistor (e.g., a control transistor) T3. The third transistor T3 may include a gate electrode and a source electrode that receive the first carry signal CR1, and a drain electrode that is connected to the control node Q. That is, the third transistor T3 may be a diode-connected transistor in which the gate electrode and the source electrode are connected to each other. The first carry signal CR1 may be a vertical start signal when the i-th stage is the first stage. That is, the pull-up controller 210 may provide the first carry signal CR1 to the control node Q based on the first carry signal CR1 provided from the previous stage. Thus, the operations of the first pull-up portion 110 and the second pull-up portion 120 may be controlled.」 （[0099] 図5を参照すると、プルアップ制御装置210は、第3トランジスタ（例えば、制御トランジスタ）T3を含んでもよい。第3トランジスタT3は、第1キャリー信号CR1を受信するゲート電極及びソース電極と、制御ノードQに接続されるドレイン電極を含んでもよい。すなわち、第3トランジスタT3は、ゲート電極とソース電極が互いに接続されたダイオード接続トランジスタであってもよい。第1キャリー信号CR1は、i段目が初段である場合の垂直スタート信号であってもよい。すなわち、プルアップ制御装置210は、前のステージから供給される第1キャリー信号CR1に基づいて、第1キャリー信号CR1を制御ノードQに供給してもよい。このように、第1プルアップ部110及び第2プルアップ部120の動作が制御されてもよい。） 「[0100] The first pull-down portion 310 may include a fourth transistor (e.g., a first pull-down transistor) T4. The fourth transistor T4 may include a gate electrode that receives the second carry signal CR2, a source electrode that provides the off-voltage VSS, and a drain electrode connected to the output terminal of the i-th gate signal Gi. Here, the second carry signal CR2 may be a signal that is provided from the next stage, and for example, may be a i+2th gate signal Gi+2.」 （[0100] 第1プルダウン部310は、第4トランジスタ（例えば、第1プルダウントランジスタ）T4を含んでもよい。第4トランジスタT4は、第2キャリー信号CR2を受けるゲート電極と、オフ電圧VSSを供給するソース電極と、i番目のゲート信号Giの出力端子に接続されるドレイン電極を含んでもよい。ここで、第2キャリー信号CR2は、次のステージから供給される信号であってもよく、例えば、i＋2番目のゲート信号Gi＋2であってもよい。） 「[0101] That is, the first pull-down portion 310 may apply an off-voltage VSS to the output terminal of the i-th gate signal Gi in accordance with the second carry signal CR2. As a result, the output terminal of the i-th gate signal Gi may be pulled down to the off-voltage VSS.」 （[0101] すなわち、第1プルダウン部310は、第2キャリー信号CR2に応じて、i番目のゲート信号Giの出力端子にオフ電圧VSSを印加してもよい。その結果、i番目のゲート信号Giの出力端子は、オフ電圧VSSにプルダウンされてもよい。） 「[0102] The second pull-down portion 320 may include a fifth transistor (e.g., a second pull-down transistor) T5. The fifth transistor T5 may include a gate electrode that receives the third carry signal CR3, a source electrode that provides the off-voltage VSS, and a drain electrode connected to the output terminal of the i+1th gate signal Gi+1. Here, the third carry signal CR3 may be a signal provided from the next stage, and may be a signal that is different in phase from the second carry signal CR2. For example, the third carry signal CR3 may be an i+3th gate signal Gi+3, and thus, the third carry signal CR3 may be applied to the gate electrode of the fifth transistor T5 to be relatively slower than the second carry signal CR2.」 （[0102] 第2プルダウン部320は、第5トランジスタ（例えば、第2プルダウントランジスタ）T5を含んでもよい。第5トランジスタT5は、第3キャリー信号CR3を受けるゲート電極と、オフ電圧VSSを印加するソース電極と、i＋1番目のゲート信号Gi＋1の出力端子に接続されるドレイン電極を含んでもよい。ここで、第3キャリー信号CR3は、次のステージから供給される信号であってもよく、第2キャリー信号CR2とは位相が異なる信号であってもよい。例えば、第3キャリー信号CR3は、i＋3番目のゲート信号Gi＋3であってもよく、従って、第3キャリー信号CR3は、第2キャリー信号CR2よりも相対的に遅くなるように第5トランジスタT5のゲート電極に印加されてもよい。） 「[0103] That is, the second pull-down portion 320 may apply the off-voltage VSS to the output terminal of the i+1th gate signal Gi+1 in accordance with the third carry signal CR3. As a result, the output terminal of the i+1th gate signal Gi+1 may be pulled down to the off-voltage VSS.」 （[0103] すなわち、第2プルダウン部320は、第3キャリー信号CR3に応じて、i＋1番目のゲート信号Gi＋1の出力端子にオフ電圧VSSを印加してもよい。その結果、i＋1番目のゲート信号Gi＋1の出力端子は、オフ電圧VSSにプルダウンされてもよい。） 「[0104] The third pull-down portion 330 may include a sixth transistor (e.g., third pull-down transistor) T6. The sixth transistor T6 may include a gate electrode that receives the third carry signal CR3, a source electrode that provides the off-voltage VSS, and a drain electrode connected to the control node Q.」 （[0104] 第3プルダウン部330は、第6トランジスタ（例えば、第3プルダウントランジスタ）T6を含み得る。第6トランジスタT6は、第3キャリー信号CR3を受信するゲート電極と、オフ電圧VSSを供給するソース電極と、制御ノードQに接続されるドレイン電極を含むことができる。） 「[0105] That is, the third pull-down portion 330 may apply the off-voltage VSS to the control node Q in accordance with the third carry signal CR3. As a result, the control node Q may be pulled down to the off-voltage VSS.」 （[0105] すなわち、第3プルダウン部330は、第3キャリー信号CR3に応じてオフ電圧VSSを制御ノードQに印加することができる。その結果、制御ノードQは、オフ電圧VSSにプルダウンされ得る。） 「[0106] With reference to FIG. 6, the operation of the i-th stage illustrated in FIG. 5 will be described.」 （[0106] 図6を参照して、図5に示されたi番目のステージの動作を説明する。） 「[0107] First, in the first section t1, the pull-up controller 210 receives the first carry signal CR1 of the high level, and may apply the first carry signal CR1 to the control node Q. More specifically, the third transistor T3 may be turned on in accordance with the first carry signal CR1 to output the first carry signal CR1 to the control node Q. As a result, the potential of the control node Q rises to the first voltage VQ1. Further, a voltage (e.g., a predetermined voltage) is charged to the control capacitor Cb.」 （[0107] まず、第1区間t1において、プルアップ制御装置210は、ハイレベルの第1キャリー信号CR1を受信し、第1キャリー信号CR1を制御ノードQに印加してもよい。より具体的には、第1キャリー信号CR1に応じて第3トランジスタT3をオンさせて、第1キャリー信号CR1を制御ノードQに出力してもよい。その結果、制御ノードQの電位は第1電圧VQ1まで上昇する。さらに、制御コンデンサCbに電圧（例えば、所定の電圧）が充電される。） 「[0108] Thereafter, in the second section t2, as the first clock signal CK1 of the low level is inverted to a high level, the first pull-up portion 110 may output the first clock signal CK1 as the i-th gate signal Gi. More specifically, as a voltage (e.g., a predetermined voltage) is charged to the control capacitor Cb, the first transistor T1 is turned on, and may output the first clock signal CK1 as the i-th gate signal Gi. As the potential of the output terminal of the i-th gate signal Gi rises, the potential of the control node Q rises to the second voltage VQ2 from the first voltage VQ1 due to coupling with the control capacitor Cb.」 （[0108] その後、第2区間t2において、ローレベルの第1クロック信号CK1がハイレベルに反転されると、第1プルアップ部110は、第1クロック信号CK1をi番目のゲート信号Giとして出力してもよい。より具体的には、制御コンデンサCbに電圧（例えば、所定の電圧）が充電されると、第1トランジスタT1がオンし、第1のクロック信号CK1をi番目のゲート信号Giとして出力してもよい。i番目のゲート信号Giの出力端子の電位が上昇すると、制御ノードQの電位は、制御コンデンサCbとの結合により、第1電圧VQ1から第2電圧VQ2に上昇する。） 「[0109] Next, in the third section t3, as the second clock signal CK2 of the low level is inverted to the high level, the second pull-up portion 120 outputs the second clock signal CK2 as the i+1th gate signal Gi+1. More specifically, as the control capacitor Cb is charged with a voltage (e.g., a predetermined voltage), the second transistor T2 is turned on, and may output the second clock signal CK2 as the i+1th gate signal Gi+1. Due to coupling of the parasitic capacitors between the second clock signal CK2 and the second transistor T2, the potential of the control node Q rises to the third voltage VQ3 from the second voltage VQ2.」 （[0109] 次に、第3区間t3において、ローレベルの第2クロック信号CK2がハイレベルに反転されると、第2プルアップ部120は、第2クロック信号CK2をi＋1番目のゲート信号Gi＋1として出力する。より具体的には、制御コンデンサCbに電圧（例えば、所定の電圧）が充電されると、第2トランジスタT2がオンし、第2クロック信号CK2をi＋1番目のゲート信号Gi＋1として出力することができる。第2クロック信号CK2と第2トランジスタT2の間の寄生キャパシタの結合により、制御ノードQの電位は、第2電圧VQ2から第3電圧VQ3に上昇する。） 「[0110] The first to third sections t1, t2, and t3 are sections in which the i-th gate signal Gi and the i+1th gate signal Gi+1 are converted from the low level to the high level, and finally, the i-th gate signal Gi and the i+1th gate signal Gi+1 are sequentially output.」 （[0110] 第1～第3の区間t1、t2、t3は、i番目のゲート信号Giとi＋1番目のゲート信号Gi＋1をローレベルからハイレベルに変換し、最後にi番目のゲート信号Giとi＋1番目のゲート信号Gi＋1を順次出力する区間である。） 「[0111] In the fourth section t4, the first pull-down portion 310 may pull down the output terminal of the i-th gate signal Gi to the off-voltage VSS in accordance with the second carry signal CR2. More specifically, the fourth transistor T4 may be turned on in accordance with the second carry signal CR2 to provide the off-voltage VSS to the output terminal of the i-th gate signal Gi. As a result, the output terminal of the i-th gate signal Gi is pulled down to the off-voltage VSS. Further, as the electric charge that is charged in the control capacitor Cb is partially discharged, the potential of the control node Q falls to the first voltage VQ1.」 （[0111] 第4区間t4において、第1プルダウン部310は、第2キャリー信号CR2に従って、i番目のゲート信号Giの出力端子をオフ電圧VSSにプルダウンしてもよい。より具体的には、第4トランジスタT4は、第2キャリー信号CR2に応じてオンして、i番目のゲート信号Giの出力端子にオフ電圧VSSを供給してもよい。その結果、i番目のゲート信号Giの出力端子はオフ電圧VSSにプルダウンされる。さらに、制御コンデンサCbに充電された電荷が部分的に放電されることにより、制御ノードQの電位は第1の電圧VQ1まで低下する。） 「[0112] Next, in the fifth section t5, the second pull-down portion 320 may pull down the output terminal of the i+1th gate signal Gi+1 to the off-voltage VSS in accordance with the third carry signal CR3. In addition, the third pull-down portion 330 may pull down the control node Q to the off-voltage VSS in accordance with the third carry signal CR3. More specifically, the fifth transistor T5 may be turned on in accordance with the third carry signal CR3 to provide the off-voltage VSS to the output terminal of the i+1th gate signal Gi+1. As a result, the output terminal of the i+1th gate signal Gi+1 is pulled down to the off-voltage VSS. Further, the sixth transistor T6 may be turned on in accordance with the third carry signal CR3 to provide the off-voltage VSS to the control node Q. As a result, the control node Q is pulled down to the off-voltage VSS. In this process, the potential of the control node Q falls to the off-voltage VSS, and the control capacitor Cb may be discharged to the off-voltage VSS.」 （[0112] 次に、第5区間t5において、第2プルダウン部320は、第3キャリー信号CR3に従って、i＋1番目のゲート信号Gi＋1の出力端子をオフ電圧VSSにプルダウンしてもよい。さらに、第3プルダウン部330は、第3キャリー信号CR3に従って、制御ノードQをオフ電圧VSSにプルダウンしてもよい。より具体的には、第3キャリー信号CR3に従って第5トランジスタT5をオンにして、i＋1番目のゲート信号Gi＋1の出力端子にオフ電圧VSSを供給してもよい。その結果、i＋1番目のゲート信号Gi＋1の出力端子はオフ電圧VSSにプルダウンされる。さらに、第6トランジスタT6は、第3キャリー信号CR3に従ってオンされ、オフ電圧VSSを制御ノードQに供給することができる。その結果、制御ノードQはオフ電圧VSSにプルダウンされる。この過程で、制御ノードQの電位がオフ電圧VSSまで低下し、制御コンデンサCbがオフ電圧VSSまで放電されてもよい。） 「[0113] Referring to the table below, it is possible to understand that the display device including the gate driving circuit according to the present embodiment has a lower deviation between one side of the gate line and the other side of the gate line, as compared to the related art. That is, embodiments of the present invention are able to reduce the delay of the gate signal by reducing the RC delay of the gate line. As a result, it is possible to improve the display quality of the display device. On the other hand, the related art refers to a display device having a gate driver that provides a single gate signal to a single gate line.」 （[0113] 以下の表を参照すると、本実施形態によるゲート駆動回路を含む表示装置は、関連技術と比較して、ゲートラインの一方側とゲートラインの他方側との偏差が小さいことを理解することができる。すなわち、本発明の実施形態は、ゲートラインのRC遅延を小さくすることにより、ゲート信号の遅延を小さくすることができる。その結果、表示装置の表示品質を向上させることができる。一方、関連技術は、単一のゲート信号を単一のゲートラインに供給するゲートドライバを有する表示装置に言及している。） ［図：0001422960000009.jpg］ 「[0114] On the other hand, the display device according to an embodiment of the present invention includes a gate driving circuit having stages that output gate signals to the two gate lines via two corresponding output terminals, thereby making it possible to reduce the integration area of the gate driving circuit, and to thereby reduce the bezel of the display panel (e.g., display panel 1 in FIG. 1).」 （[0114] 一方、本発明の一実施形態に係る表示装置は、対応する二つの出力端子を介して二つのゲートラインにゲート信号を出力するステージを有するゲート駆動回路を含むことにより、ゲート駆動回路の集積面積を小さくすることが可能となり、表示パネル（例えば、図1の表示パネル1）のベゼルを小さくすることが可能となる。） (イ) 引用文献５から読み取れる認定事項 前記(ア)のｂに示した[0065]、[0072]及び図１から、次の事項が読み取れる。 「第1ダミーゲートラインGLd1、第1～第nのゲートライン（GL1～GLn）の順番で、これらのゲートラインが、表示パネル1の上から下にかけて設けられていること。」 (ウ) 引用発明の認定 前記(ア)の記載事項及び前記(イ)の認定事項を総合すると、引用文献５には、次の発明（以下「引用発明」という。）が記載されていると認められる。なお、認定の根拠となる引用文献５の記載箇所を括弧内に示した。 ＜引用発明＞ 「表示装置に含まれる第1ゲート駆動回路10及び第2ゲート駆動回路20であって、（[0060]） 第1ダミーゲートラインGLd1、第1～第nのゲートライン（GL1～GLn）の順番で、これらのゲートラインが、表示パネル1の上から下にかけて設けられており、（前記(イ)の認定事項） 第1ゲート駆動回路10は、表示パネル1の一側面に設けられ、第2ゲート駆動回路20は、第1ゲート駆動回路10に対応する表示パネル1の一辺とは反対側である表示パネル1の他辺にあり、すなわち、表示パネル1は、第1ゲート駆動回路10と第2ゲート駆動回路20との間にあり、（[0066]） 第1ゲート駆動回路10に含まれる複数のステージ（10a、10b、10c ...）を奇数ステージといい、第2ゲート駆動回路20に含まれる複数のステージ（20a、20b、20c ...）を偶数ステージといい、第1ゲート駆動回路10から出力される複数のゲート信号を複数の奇数ゲート信号といい、第2ゲート駆動回路20から出力される複数のゲート信号を複数の偶数ゲート信号といい、（[0066]） 第1奇数ステージ10aは、第1ゲートラインGL1の一方の側及び第2ゲートラインGL2の一方の側に接続され、二つの出力端子を含み、二つの出力端子を介して第1ゲートラインGL1及び第2ゲートラインGL2にそれぞれ互いに異なる位相を有する第1奇数ゲート信号G1a及び第2奇数ゲート信号G2aを供給し、第2奇数ゲート信号G2aは、第1奇数ゲート信号G1aが出力された後に出力され、（[0068]） 第2奇数ステージ10bは、第3ゲートラインGL3の一方の側及び第4ゲートラインGL4の一方の側に接続され、二つの出力端子を含み、二つの出力端子を介して第3ゲートラインGL3及び第4ゲートラインGL4にそれぞれ互いに異なる位相を有する第3奇数ゲート信号G3a及び第4奇数ゲート信号G4aを供給し、第4奇数ゲート信号G4aは、第3奇数ゲート信号G3aが出力された後に出力され、（[0069]） 第2奇数ステージ10bは、第1奇数ステージ10aに従属的に接続され、第2奇数ゲート信号G2aが出力された後、第3奇数ゲート信号G3aが出力され、すなわち、第1～第4奇数ゲート信号G1a～G4aが順次出力され、（[0070]） 第1偶数ステージ20aは、第1ダミーゲートラインGLd1と第1ゲートラインGL1の他方の側／第2側に接続され、ここで、第1ダミーゲートラインGLd1は、複数の画素PXに接続されないゲートラインであり、第1偶数ステージ20aは、二つの出力端子を含み、二つの出力端子を介して互いに位相が異なる第1偶数ゲート信号G0b及び第2偶数ゲート信号G1bをそれぞれ第1ダミーゲートラインGLd1及び第1ゲートラインGL1に供給し、第1偶数ゲート信号G0bが出力された後に、第2偶数ゲート信号G1bが出力され、（[0072]） 第2偶数ステージ20bは、第2ゲートラインGL2の他方の側及び第3ゲートラインGL3の他方の側に接続され、二つの出力端子を含み、二つの出力端子を介して、位相が異なる第3偶数ゲート信号G2b及び第4偶数ゲート信号G3bをそれぞれ第2ゲートラインGL2及び第3ゲートラインGL3に供給し、第4偶数ゲート信号G3bは、第3偶数ゲート信号G2bが出力された後に出力され、すなわち、第1～第4の偶数ゲート信号G0b～G3bが順次出力され、（[0073]） 第1奇数ステージ10aの二つの出力端子のうち、相対的に速い位相を有する第1奇数ゲート信号G1aが出力される出力端子には、第1ゲートラインGL1の一方の側が接続され、一方、第1偶数ステージ20aの二つの出力端子のうち、相対的に遅い位相を有する第2偶数ゲート信号G1bが出力される出力端子には、第1ゲートラインGL1の他方の側が接続され、第1奇数ゲート信号G1aは、第2偶数ゲート信号G1bと同じ位相を有し、（[0075]） 第2ゲートラインGL2は、相対的に遅い位相を有する第2奇数ゲート信号G2aが出力される第1奇数ステージ10aの出力端子と、相対的に速い位相を有する第3偶数ゲート信号G2bが出力される第2偶数ステージ20bの出力端子の両方に接続され、（[0077]） ゲート信号は一つのゲートラインの両側に供給されるため、RC遅延現象の改善により表示品質を向上させることができる、（[0079]） 第1ゲート駆動回路10及び第2ゲート駆動回路20。」 イ 引用文献６、７に記載された事項及び周知技術の認定 (ア) 引用文献６に記載された事項 当審において新たに引用する、優先日前に発行された文献である特開２０１０－１０７９６６号公報（以下「引用文献６」という。）には、以下の事項が記載されている。 「【００１４】 〔第１の実施形態〕 図１は、本発明の第１の実施形態による表示装置の平面図である。 図１を参照すると、表示装置は、表示パネル１００、ゲート駆動回路２００、ソース駆動回路４００、及び印刷回路基板５００を含む。」 「【００１６】 ゲート駆動回路２００は、ゲート配線にハイレベルのゲート信号を順次に出力するシフトレジスタを含む。シフトレジスタは、複数のステージ（ＳＲＣｍ－１、ＳＲＣｍ、ＳＲＣｍ＋１）（ｍは、自然数）を含む。ゲート駆動回路２００は、望ましくは、ゲート配線ＧＬの一端部に対応する周辺領域ＰＡに集積される。」 「【００１８】 図２は、図１に示すゲート駆動回路のブロック図である。 図２を参照すると、ゲート駆動回路２００は、互いに従属的に接続された第１～第ｎステージ（ＳＲＣ１～ＳＲＣｎ）と、第１ダミーステージ（ＳＲＣｄ１）及び第２ダミーステージ（ＳＲＣｄ２）を含むシフトレジスタを含む。 【００１９】 第１～第ｎステージ（ＳＲＣ１～ＳＲＣｎ）は、ｎ個のゲート配線と各々接続されてゲート配線にｎ個のゲート信号を順次に出力する。第１ダミーステージＳＲＣｄ１は、第１ステージＳＲＣ１の駆動を制御し、第２ダミーステージＳＲＣｄ２は、第ｎステージＳＲＣｎの駆動を制御する。第１及び第２ダミーステージ（ＳＲＣｄ１、ＳＲＣｄ２）は、ゲート配線と接続されない。」 「【図１】 ［図：0001422960000010.jpg］ 」 「【図２】 ［図：0001422960000011.jpg］ 」 (イ) 引用文献７に記載された事項 当審において新たに引用する、優先日前に発行された文献である特開２０１１－３３９６１号公報（以下「引用文献７」という。）には、以下の事項が記載されている。 「【００４０】 図２は、ゲート線駆動回路３０の構成を示す図である。このゲート線駆動回路３０は、縦続接続（カスケード接続）した複数の単位シフトレジスタＳＲ1，ＳＲ2，ＳＲ3…，ＳＲnと、最後段である単位シフトレジスタＳＲnのさらに次段に接続するダミーの単位シフトレジスタＳＲＤとで構成される、多段のシフトレジスタで構成されている（以下、単位シフトレジスタＳＲ1，ＳＲ2…を「単位シフトレジスタＳＲ」と総称し、ダミーの単位シフトレジスタＳＲＤを「ダミー段」と称する）。単位シフトレジスタＳＲは、１つの画素ラインすなわち１つのゲート線ＧＬごとに１つずつ設けられる。」 「【図２】 ［図：0001422960000012.jpg］ 」 「【００４１】 また図２に示すクロック信号発生器３１は、各々位相が異なる２相のクロック信号ＣＬＫ，／ＣＬＫをゲート線駆動回路３０の単位シフトレジスタＳＲおよびダミーシフトレジスタＳＲＤに入力するものである。これらクロック信号ＣＬＫ，／ＣＬＫは、表示装置の走査周期に同期したタイミングで順番に活性化するよう制御されている。 【００４２】 本願発明のスタートパルス生成回路３２は、最前段の単位シフトレジスタＳＲ1にスタートパルスＳＴを供給する。スタートパルス生成回路３２の詳細については後述する。」 「【００６７】 以下、実施の形態１に係るスタートパルス生成回路３２の詳細について説明する。図６はスタートパルス生成回路３２の回路図である。当該スタートパルス生成回路３２においても、第１電源端子Ｓ１にはロー側電源電位ＶＳＳ、第２電源端子Ｓ２にはハイ側電源電位ＶＤＤがそれぞれ供給されているものとする。」 「【図６】 ［図：0001422960000013.jpg］ 」 「【００６８】 図６の如く、スタートパルス生成回路３２は、スタートパルスＳＴを出力するための出力端子ＯＵＴＳの充電・放電を行う出力部２１と、当該出力部２１の動作を制御する制御部２２（制御回路）とから構成される。 【００６９】 出力部２１は、クロック端子ＣＫＳと出力端子ＯＵＴＳとの間に接続するトランジスタＱ１と、出力端子ＯＵＴＳと第１電源端子Ｓ１との間に接続するトランジスタＱ２とから成る。トランジスタＱ１は、クロック端子ＣＫＳに供給されるクロック信号／ＣＬＫを、制御部２２が規定するタイミング（各フレーム期間の先頭）で出力端子ＯＵＴＳに供給することにより、スタートパルスＳＴを活性化させるように機能する。トランジスタＱ２は、スタートパルスＳＴの非活性期間に当該出力端子ＯＵＴＳを低インピーダンスのＬレベルに維持するように機能する。ここでトランジスタＱ１のゲート（制御電極）が接続するノードを「ノードＮ１」と定義する。 【００７０】 制御部２２は、第１入力端子ＩＮＳ１に入力される最前段（単位シフトレジスタＳＲ1）の出力信号Ｇ1、並びに第２入力端子ＩＮＳ２に入力されるダミー段ＳＲＤの出力信号（ダミー信号）ＧＤに基づいて、出力部２１を制御するものであり、以下のトランジスタＱ３～Ｑ１０および容量素子Ｃ１から構成される。」 「【００８０】 以下、図６のスタートパルス生成回路３２の動作を説明する。図７は、当該スタートパルス生成回路３２の動作を示す信号波形図である。」 「【図７】 ［図：0001422960000014.jpg］ 」 「【００８１】 図７の時刻ｔ０は電源投入時である。よって時刻ｔ０の前では、第２電源端子Ｓ２の電位（ハイ側電源電位）はＶＳＳである。この状態では、トランジスタＱ８の働きによりノードＮ２は電位Ｖｔｈ以下のＬレベルになっており、トランジスタＱ５はオフしている。またトランジスタＱ１０はオフ状態である。さらに最前段の出力信号Ｇ1およびダミー信号ＧＤのレベルは不定状態である。よってノードＮ１，Ｎ３のレベルは不定であるが、ここではそれらは共に略ＶＳＳであるとする。 【００８２】 この状態から時刻ｔ０で電源が投入され、第２電源端子Ｓ２の電位（ハイ側電源電位）がＶＳＳからＶＤＤへと変化すると、各単位シフトレジスタＳＲ（図３）およびダミー段ＳＲＤ（図５）はそれぞれリセット状態になり、最前段の出力信号Ｇ1およびダミー信号ＧＤがＬレベルになる。応じてスタートパルス生成回路３２のトランジスタＱ３，Ｑ４はオフ状態になる。 【００８３】 第２電源端子Ｓ２の電位上昇に伴って、容量素子Ｃ１を介する結合により、ノードＮ３が昇圧される。容量素子Ｃ１の容量値はノードＮ３の寄生容量値に比べて充分大きく設定されており、ノードＮ３の電位は第２電源端子Ｓ２と同様にＶＤＤだけ上昇してＨレベル（ＶＤＤ）になる。応じてトランジスタＱ７がオンになる。このときトランジスタＱ６もオンになるが、トランジスタＱ７はトランジスタＱ６よりもオン抵抗が充分小さいためノードＮ２の電位は略ＶＳＳになり、ノードＮ２はＬレベルに維持される。その結果、制御部２２のフリップフロップ回路がセット状態に初期化される。 【００８４】 またトランジスタＱ１０がオンになるため、ノードＮ３がＨレベル（ＶＤＤ）になると、ノードＮ１も充電されてＨレベルになる。但しトランジスタＱ１０は飽和領域で動作するため、ノードＮ１の電位はＶＤＤ－Ｖｔｈになる。 【００８５】 このように時刻ｔ０ではノードＮ１がＨレベル、ノードＮ２がＬレベルになるので、トランジスタＱ１がオン、トランジスタＱ２がオフの状態となる。この時点ではクロック信号／ＣＬＫはＬレベル（ＶＳＳ）なので、出力端子ＯＵＴＳ（スタートパルスＳＴ）は電位ＶＳＳのＬレベルになる。 【００８６】 なお、電源が投入されて第２電源端子Ｓ２が電位ＶＤＤになったとき、ノードＮ３，Ｎ１はフローティング状態のＨレベルになるため、ノードＮ３，Ｎ１にリーク電流が生じるとそれらのレベルは低下する。トランジスタＱ９は、このリーク電流を補償してＨレベルを保持するレベル保持素子として働く。従ってトランジスタＱ９は、同じようにノードＮ３に電流を供給可能な素子、例えば抵抗素子や定電流素子等で置き換えてもよい。但し、そのレベル保持素子は、トランジスタＱ５またはＱ４がオンしたときにノードＮ３がＬレベルになるように、トランジスタＱ５，Ｑ４よりも充分高い抵抗値を有する必要がある。 【００８７】 また、電源投入（時刻ｔ０）からクロック信号／ＣＬＫの活性化（時刻ｔ１）までの間隔が短く、その間のノードＮ３のレベル低下が実質的に無いものとみなせる場合は、トランジスタＱ９は省略してもよい。 【００８８】 時刻ｔ１でクロック信号／ＣＬＫがＨレベル（ＶＤＤ）になると、オン状態のトランジスタＱ１を通して出力端子ＯＵＴＳが充電され、スタートパルスＳＴがＨレベルになる。このときトランジスタＱ１のゲート・チャネル間容量を介する結合により、ノードＮ１が昇圧される。ノードＮ１が昇圧されるときトランジスタＱ１０はオフになり、ノードＮ１の電荷がノードＮ３に接続した容量素子Ｃ１へと流れ込むことが防止される。よってノードＮ１の電位はクロック信号／ＣＬＫの振幅と同じＶＤＤだけ上昇し、２・ＶＤＤ－Ｖｔｈになる。従ってトランジスタＱ１は非飽和領域で動作し、出力端子ＯＵＴＳの電位はクロック信号／ＣＬＫと同じ電位ＶＤＤまで上昇する。 【００８９】 時刻ｔ２でクロック信号／ＣＬＫがＬレベル（ＶＳＳ）になると、出力端子ＯＵＴＳはオン状態のトランジスタＱ１を通して放電され、スタートパルスＳＴはＬレベル（ＶＳＳ）になる。このときトランジスタＱ１のゲート・チャネル間容量を介する結合により、ノードＮ１は昇圧前の電位ＶＤＤ－Ｖｔｈに戻る。このようにスタートパルスＳＴは、クロック信号／ＣＬＫの１つのパルスと同じ波形の信号となる。 【００９０】 上記の時刻ｔ１でスタートパルスＳＴがＨレベルになったとき、最前段の単位シフトレジスタＳＲ1はセット状態になっている。よって時刻ｔ３でクロック信号ＣＬＫがＨレベルになると、最前段の出力信号Ｇ1がＨレベルになる。 【００９１】 するとスタートパルス生成回路３２では、トランジスタＱ４がオンし、ノードＮ３が放電されてＬレベル（ＶＳＳ）になる。このときノードＮ１もトランジスタＱ１０を通して放電されてＬレベル（ＶＳＳ）になる。ノードＮ３がＬレベルになると、トランジスタＱ７がオフになるためノードＮ２がトランジスタＱ６によって充電されてＨレベルになる。応じてトランジスタＱ５がオンになる。その結果、制御部２２のフリップフロップ回路がリセット状態になる。」 「【００９７】 その後、約１フレーム期間経過した時刻ｔ５で、ダミーシフトレジスタＳＲＤの出力信号（ダミー信号）ＧＤがＨレベル（ＶＤＤ）になる。するとスタートパルス生成回路３２では、トランジスタＱ３がオンし、ノードＮ３はＨレベルになる。応じてトランジスタＱ７がオンし、ノードＮ２がＬレベル（ＶＳＳ）になるので、トランジスタＱ５がオフになる。この結果、制御部２２のフリップフロップ回路はセット状態になる。」 (ウ) 周知技術の認定 前記引用文献６、７に例示されているように、次の事項は周知技術であると認められる。 ＜周知技術＞ 「表示装置のゲート駆動回路において、ｎ個のゲート配線と各々接続されてゲート配線にｎ個のゲート信号を順次に出力する第１～第ｎステージと、第１ステージの駆動を制御し、ゲート配線と接続されない回路を含むこと。」 (３) 対比 ア 対比分析 本件補正発明と引用発明を対比する。 (ア) 構成Ｘについて ａ 引用発明の「第1ゲート駆動回路10及び第2ゲート駆動回路20」は、本件補正発明の「ゲート駆動回路」に相当する。 ｂ したがって、本件補正発明と引用発明は、「ゲート駆動回路」の発明である点において一致する。 (イ) 構成Ａについて ａ 引用発明の「表示パネル1」は、本件補正発明の「表示パネル」に相当し、引用発明の「表示パネル1の一側面」は、本件補正発明の「表示パネルの第１の側」に相当する。そうすると、引用発明の「表示パネル1の一側面に設けられ［た］」「第1ゲート駆動回路10」は、本件補正発明の「表示パネルの第１の側に配置された」「第１のゲート駆動部」に相当する。 ｂ(ａ) 引用発明の「第1ゲート駆動回路10」は、「奇数ステージ」である「複数のステージ（10a、10b、10c ...）」を含むものであるところ、「第1奇数ステージ10a」は、「二つの出力端子を介して第1ゲートラインGL1及び第2ゲートラインGL2にそれぞれ互いに異なる位相を有する第1奇数ゲート信号G1a及び第2奇数ゲート信号G2aを供給し」、「第2奇数ステージ10b」は、「二つの出力端子を介して第3ゲートラインGL3及び第4ゲートラインGL4にそれぞれ互いに異なる位相を有する第3奇数ゲート信号G3a及び第4奇数ゲート信号G4aを供給［する］」ものである。 (ｂ) ここで、引用発明においては、「第1ダミーゲートラインGLd1、第1～第nのゲートライン（GL1～GLn）の順番で、これらのゲートラインが、表示パネル1の上から下にかけて設けられて」いるものの、「第1ダミーゲートラインGLd1は、複数の画素PXに接続されないゲートライン」であり、「第1ダミーゲートラインGLd1」に対しては「第1ゲート駆動回路10」からゲート信号は出力されておらず、「第1ゲート駆動回路10」からゲート信号が出力されている最上位にある「ゲートライン」に着目すると、「第1ゲートラインGL1」が最上位にあるから、引用発明の「第1ゲート駆動回路10」においては、「第1ゲートラインGL1」にゲート信号を出力する「出力端子」から起算して、「出力端子」の順番の偶奇性を定めるのが相当である。 (ｃ) 前記(ａ)及び(ｂ)を踏まえると、引用発明の「表示パネル1の一側面に設けられ［た］」「第1ゲート駆動回路10」に含まれる「第1奇数ステージ10a」の「二つの出力端子」のうち、「第1ゲートラインGL1」に「第1奇数ゲート信号G1a」を出力する「出力端子」が、「第1ゲート駆動回路10」の一番目（奇数番目）の出力端子になるから、本件補正発明の「表示パネルの前記第１の側の頂部」から「順番に番号付けされた複数の出力ライン」の「始まり」の「奇数出力ラインである第１の出力ライン」に相当する。 (ｄ) そうすると、引用発明の「第1奇数ステージ10a」の「二つの出力端子」のうち、「第２ゲートラインGL2」に「第2奇数ゲート信号G2a」を出力する「出力端子」は、「第1ゲート駆動回路10」の二番目（偶数番目）の出力端子になるから、本件補正発明の「表示パネルの前記第１の側の頂部」から「順番に番号付けされた複数の出力ライン」の「偶数出力ライン」に相当する。 (ｅ) さらに、引用発明の「第2奇数ステージ10b」の「二つの出力端子」である、「第3ゲートラインGL3」に「第3奇数ゲート信号G3a」を出力する出力端子、及び、「第4ゲートラインGL4」に「第4奇数ゲート信号G4a」を出力する出力端子は、それぞれ「第1ゲート駆動回路10」の三番目（奇数番目）及び四番目（偶数番目）の出力端子になるから、それぞれ本件補正発明の「表示パネルの前記第１の側の頂部」から「順番に番号付けされた複数の出力ライン」の「奇数出力ライン」及び「偶数出力ライン」に相当する。 (ｆ) 同様に、引用発明の「第1ゲート駆動回路10」の「複数のステージ（10a、10b、10c ...）」の最下段のステージまで、「出力端子」の順番に番号付けを行うと、奇数番目の「出力端子」と偶数番目の「出力端子」が交互に存在することになり、このことは、本件補正発明の「表示パネルの前記第１の側の頂部」から「順番に番号付けされた複数の出力ライン」が「奇数出力ラインである第１の出力ラインから始まり前記表示パネルの前記第１の側の頂部から底部まで」「奇数出力ライン及び偶数出力ライン」が「交互に存在する」ことに相当する。 (ｇ) 前記(ａ)～(ｆ)を踏まえると、引用発明の「第1ゲート駆動回路10」の「複数のステージ（10a、10b、10c ...）」の「第1～第nのゲートライン（GL1～GLn）」に接続された「出力端子」は、本件補正発明の「奇数出力ラインである第１の出力ラインから始まり前記表示パネルの前記第１の側の頂部から底部まで交互に存在する奇数出力ライン及び偶数出力ラインが順番に番号付けされた複数の出力ライン」に相当する。 ｃ したがって、本件補正発明と引用発明は、「表示パネルの第１の側に配置された第１のゲート駆動部であって、奇数出力ラインである第１の出力ラインから始まり前記表示パネルの前記第１の側の頂部から底部まで交互に存在する奇数出力ライン及び偶数出力ラインが順番に番号付けされた複数の出力ラインを有する、第１のゲート駆動部」を含む点において一致する。 (ウ) 構成Ｂについて ａ 引用発明の「第1ゲート駆動回路10に対応する表示パネル1の一辺」は、本件補正発明の「表示パネルの第１の側」に相当し、引用発明の「第1ゲート駆動回路10に対応する表示パネル1の一辺とは反対側である表示パネル1の他辺」は、本件補正発明の「前記第１の側に対向する前記表示パネルの第２の側」に相当する。そうすると、引用発明の「第1ゲート駆動回路10に対応する表示パネル1の一辺とは反対側である表示パネル1の他辺にあ［る］」「第2ゲート駆動回路20」は、本件補正発明の「前記第１の側に対向する前記表示パネルの第２の側に配置された」「第２のゲート駆動部」に相当する。 ｂ(ａ) 引用発明の「第2ゲート駆動回路20」は、「偶数ステージ」である「複数のステージ（20a、20b、20c ...）」を含むものであるところ、「第1偶数ステージ20a」は、「二つの出力端子を介して互いに位相が異なる第1偶数ゲート信号G0b及び第2偶数ゲート信号G1bをそれぞれ第1ダミーゲートラインGLd1及び第1ゲートラインGL1に供給し」、「第2偶数ステージ20b」は、「二つの出力端子を介して、位相が異なる第3偶数ゲート信号G2b及び第4偶数ゲート信号G3bをそれぞれ第2ゲートラインGL2及び第3ゲートラインGL3に供給［する］」ものである。 (ｂ) ここで、引用発明においては、「第1ダミーゲートラインGLd1、第1～第nのゲートライン（GL1～GLn）の順番で、これらのゲートラインが、表示パネル1の上から下にかけて設けられており」、「第2ゲート駆動回路20」からゲート信号G0bが「第1ダミーゲートラインGLd1」に出力されているから、引用発明の「第2ゲート駆動回路20」においては、「第1ダミーゲートラインGLd1」にゲート信号を出力する「出力端子」から起算して、「出力端子」の順番の偶奇性を定めるのが相当である。 (ｃ) 前記(ａ)及び(ｂ)を踏まえると、引用発明の「表示パネル1の他辺にあ［る］」「第2ゲート駆動回路20」に含まれる「第1偶数ステージ20a」の「二つの出力端子」のうち、「第1ダミーゲートラインGLd1」に「第1偶数ゲート信号G0b」を出力する「出力端子」が、「第2ゲート駆動回路20」の一番目（奇数番目）の出力端子になるから、本件補正発明の「表示パネルの前記第２の側の頂部」から「順番に番号付けされた複数の出力ライン」の「始まり」の「奇数出力ラインである第１の出力ライン」に相当する。 (ｄ) そうすると、引用発明の「第1偶数ステージ20a」の「二つの出力端子」のうち、「第1ゲートラインGL1」に「第2偶数ゲート信号G1b」を出力する「出力端子」は、「第2ゲート駆動回路20」の二番目（偶数番目）の出力端子になるから、本件補正発明の「表示パネルの前記第２の側の頂部」から「順番に番号付けされた複数の出力ライン」の「偶数出力ライン」に相当する。 (ｅ) さらに、引用発明の「第2偶数ステージ20b」の「二つの出力端子」である、「第2ゲートラインGL2」に「第3偶数ゲート信号G2b」を出力する出力端子、及び、「第3ゲートラインGL3」に「第4偶数ゲート信号G3b」を出力する出力端子は、それぞれ「第2ゲート駆動回路20」の三番目（奇数番目）及び四番目（偶数番目）の出力端子になるから、それぞれ本件補正発明の「表示パネルの前記第２の側の頂部」から「順番に番号付けされた複数の出力ライン」の「奇数出力ライン」及び「偶数出力ライン」に相当する。 (ｆ) 同様に、引用発明の「第2ゲート駆動回路20」の「複数のステージ（20a、20b、20c ...）」の最下段のステージまで、「出力端子」の順番に番号付けを行うと、奇数番目の「出力端子」と偶数番目の「出力端子」が交互に存在することになり、このことは、本件補正発明の「表示パネルの前記第２の側の頂部」から「順番に番号付けされた複数の出力ライン」が「奇数出力ラインである第１の出力ラインから始まり前記表示パネルの前記第２の側の頂部から底部まで」「奇数出力ライン及び偶数出力ライン」が「交互に存在する」ことに相当する。 (ｇ) 前記(ａ)～(ｆ)を踏まえると、引用発明の「第2ゲート駆動回路20」の「複数のステージ（20a、20b、20c ...）」の「第1ダミーゲートラインGLd1」及び「第1～第nのゲートライン（GL1～GLn）」に接続された「出力端子」は、本件補正発明の「奇数出力ラインである第１の出力ラインから始まり前記表示パネルの前記第２の側の頂部から底部まで交互に存在する奇数出力ライン及び偶数出力ラインが順番に番号付けされた複数の出力ライン」に相当する。 ｃ したがって、本件補正発明と引用発明は、「前記第１の側に対向する前記表示パネルの第２の側に配置された第２のゲート駆動部であって、奇数出力ラインである第１の出力ラインから始まり前記表示パネルの前記第２の側の頂部から底部まで交互に存在する奇数出力ライン及び偶数出力ラインが順番に番号付けされた複数の出力ラインを有する、第２のゲート駆動部」を含む点において一致する。 (エ) 構成Ｃについて ａ 前記(イ)及び前記(ウ)の検討結果を踏まえると、引用発明の「第1ゲートラインGL1」には、「第1奇数ステージ10a」の「第1奇数ゲート信号G1a」を出力する「出力端子」と、「第1偶数ステージ20a」の「第2偶数ゲート信号G1b」を出力する「出力端子」が接続されており、このことは、本件補正発明の「前記第１のゲート駆動部」の「始まり」の「奇数出力ライン」が、「前記表示パネル」の「ゲートラインを介して」、「前記第２のゲート駆動部」の二番目の「偶数出力ラインと互いに連結され［る］」ことに相当する。 ｂ また、引用発明の「第3ゲートラインGL3」には、「第2奇数ステージ10b」の「第3奇数ゲート信号G3a」を出力する「出力端子」と、「第2偶数ステージ20b」の「第4偶数ゲート信号G3b」を出力する「出力端子」が接続されており、このことは、本件補正発明の「前記第１のゲート駆動部」の三番目の「奇数出力ライン」が、「前記表示パネル」の「ゲートラインを介して」、「前記第２のゲート駆動部」の四番目の「偶数出力ラインと互いに連結され［る］」ことに相当する。 ｃ そして、前記ａ及びｂに示したことは、引用発明の他の奇数番目のゲートラインも含めて一般化でき、kを自然数として、2k-1番目のゲートラインGL(2k-1)について、k番目の奇数ステージの奇数番目のゲート信号を出力する出力端子と、k番目の偶数ステージの偶数番目のゲート信号を出力する出力端子が接続されているといえるから、このことは、本件補正発明の「前記第１のゲート駆動部の各奇数出力ラインは、前記表示パネルのそれぞれのゲートラインを介して、前記第２のゲート駆動部のそれぞれの偶数出力ラインと互いに連結され［る］」ことに相当する。 ｄ したがって、本件補正発明と引用発明は、「前記第１のゲート駆動部の各奇数出力ラインは、前記表示パネルのそれぞれのゲートラインを介して、前記第２のゲート駆動部のそれぞれの偶数出力ラインと互いに連結され［ている］」点において一致する。 (オ) 構成Ｄについて ａ 前記(イ)及び前記(ウ)の検討結果を踏まえると、引用発明の「第2ゲートラインGL2」には、「第1奇数ステージ10a」の「第2奇数ゲート信号G2a」を出力する「出力端子」と、「第2偶数ステージ20b」の「第3偶数ゲート信号G2b」を出力する「出力端子」が接続されており、このことは、本件補正発明の「前記第１のゲート駆動部」の二番目の「偶数出力ライン」が、「前記表示パネル」の「ゲートラインを介して」、「前記第２のゲート駆動部」の三番目の「奇数出力ラインと互いに連結され［る］」ことに相当する。 ｂ そして、前記ａに示したことは、引用発明の他の偶数番目のゲートラインも含めて一般化でき、kを自然数として、2k番目のゲートラインGL(2k)について、k番目の奇数ステージの偶数番目のゲート信号を出力する出力端子と、k+1番目の偶数ステージの奇数番目のゲート信号を出力する出力端子が接続されているといえるから、このことは、本件補正発明の「前記第１のゲート駆動部の各偶数出力ラインは、前記表示パネルのそれぞれのゲートラインを介して、前記第２のゲート駆動部のそれぞれの奇数出力ラインと互いに連結され［る］」ことに相当する。 ｃ したがって、本件補正発明と引用発明は、「前記第１のゲート駆動部の各偶数出力ラインは、前記表示パネルのそれぞれのゲートラインを介して、前記第２のゲート駆動部のそれぞれの奇数出力ラインと互いに連結され［ている］」点において一致する。 (カ) 構成Ｅについて 本件補正発明と引用発明は、構成Ｅの観点に関して、次に示す点において相違する。 本件補正発明においては、 「前記第２のゲート駆動部は、前記第１のゲート駆動部の動作よりも半周期又は１周期より早く前記第２のゲート駆動部が動作を始めるためのゼロステージを更に含む」のに対して、 引用発明においては、 第２のゲート駆動部は、そのような構成を含まない点。 イ 一致点及び相違点 前記アの対比分析の検討結果を総合すると、本件補正発明と引用発明の一致点及び相違点は、それぞれ次に示すとおりである。 (ア) 一致点 表示パネルの第１の側に配置された第１のゲート駆動部であって、奇数出力ラインである第１の出力ラインから始まり前記表示パネルの前記第１の側の頂部から底部まで交互に存在する奇数出力ライン及び偶数出力ラインが順番に番号付けされた複数の出力ラインを有する、第１のゲート駆動部、及び、 前記第１の側に対向する前記表示パネルの第２の側に配置された第２のゲート駆動部であって、奇数出力ラインである第１の出力ラインから始まり前記表示パネルの前記第２の側の頂部から底部まで交互に存在する奇数出力ライン及び偶数出力ラインが順番に番号付けされた複数の出力ラインを有する、第２のゲート駆動部、 を含み、 前記第１のゲート駆動部の各奇数出力ラインは、前記表示パネルのそれぞれのゲートラインを介して、前記第２のゲート駆動部のそれぞれの偶数出力ラインと互いに連結され、 前記第１のゲート駆動部の各偶数出力ラインは、前記表示パネルのそれぞれのゲートラインを介して、前記第２のゲート駆動部のそれぞれの奇数出力ラインと互いに連結される、 ゲート駆動回路、である点。 (イ) 相違点 本件補正発明においては、 「前記第２のゲート駆動部は、前記第１のゲート駆動部の動作よりも半周期又は１周期より早く前記第２のゲート駆動部が動作を始めるためのゼロステージを更に含む」（構成Ｅ）のに対して、 引用発明においては、 第２のゲート駆動部は、そのような構成を含まない点。 (４) 当審の判断 ア 相違点について 前記相違点について検討する。 (ア) 前記(２)イ(ウ)において示したとおり、以下の事項は優先日前に周知の技術である。 「表示装置のゲート駆動回路において、ｎ個のゲート配線と各々接続されてゲート配線にｎ個のゲート信号を順次に出力する第１～第ｎステージと、第１ステージの駆動を制御し、ゲート配線と接続されない回路を含むこと。」 (イ) 引用発明の「第1偶数ステージ20a」は、「二つの出力端子を介して互いに位相が異なる第1偶数ゲート信号G0b及び第2偶数ゲート信号G1bをそれぞれ第1ダミーゲートラインGLd1及び第1ゲートラインGL1に供給し、第1偶数ゲート信号G0bが出力された後に、第2偶数ゲート信号G1bが出力され［る］」のであるから、「第1偶数ステージ20a」の駆動を制御する必要があることは自明であって、引用発明に前記周知技術を適用する契機はあるというべきである。 すなわち、引用発明の「第2ゲート駆動回路20」の前段に、「第1偶数ステージ20a」の動作を制御する回路を設けるようにすることは、当業者が容易に想到し得たことである。 (ウ) その場合、前記回路が「第1偶数ステージ20a」を制御して、「第1奇数ステージ10a」が第1ゲートラインGL1に第1奇数ゲート信号G1aを出力する１周期前に、「第1偶数ステージ20a」が第1ダミーゲートラインGLd1に第1偶数ゲート信号G0bを出力することになるから、当該回路は、「第1ゲート駆動回路10」の動作よりも半周期又は１周期より早く「第2ゲート駆動回路20」が動作を始めるための回路であるといえる。 そして、このような「第1偶数ステージ20a」の動作を制御する回路を「ゼロステージ」とすることは称呼の問題にすぎない。 (エ) したがって、引用発明において前記相違点に係る本件補正発明の構成を備えるようにすることは、当業者が容易に想到し得たことである。 そして、本件補正発明の奏する作用効果としては、当業者が予測困難であり、格別顕著なものは、認めることができない。 したがって、本件補正発明は、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものである。 イ 請求人の主張について (ア) 請求人の主張の内容 請求人は、審判請求の理由において、概略次の主張をしている。 ａ 本件補正発明の第２のゲート駆動部１４０ｂは、第１のゲート駆動部１４０ａの動作よりも半周期又は１周期より早く動作を始めるためのゼロステージ（ＳＴ［０］）を含む。 しかしながら、引用発明は、本件補正発明の「ゼロステージ」に相当する構成を含んでいない。 ｂ 以下に説明するとおり、本件補正発明の「ゼロステージ」は、引用文献５の図１に示される信号Ｇ０ｂと相違する。 引用文献５は、下の図１に示されるとおり、信号Ｇ０ｂを出力するのは第１の偶数ステージ２０ａであり、第１の偶数ステージ２０ａは第１のダミーゲートラインＧＬｄ１ともう一方の側の第１ゲートラインＧＬ１のそれぞれに接続されている。 ［引用文献５の図１］ ［図：0001422960000015.jpg］ 引用文献５には、第１の偶数ステージ２０ａが、二つの出力端子を通して、第１のダミーゲートラインＧＬｄ１及び第１のゲートラインＧＬ１に、異なる位相を有する第１の偶数ゲート信号Ｇ０ｂ及び第２の偶数ゲート信号Ｇ１ｂを、それぞれ供給することが記載されている（引用文献５の段落００７２を参照）。したがって、第１の偶数ゲート信号Ｇ０ｂは、第１の偶数ステージ２０ａに対応する。 ここで、第１の偶数ステージ２０ａは、ダミーステージの部分ではあり得るが、ゼロステージではあり得ない。これは、第１の偶数ステージ２０ａは、第１の偶数ゲート信号Ｇ０ｂを第１のダミーゲートラインＧＬｄ１に供給するからである。 引用文献５の図１では、第１の偶数ステージ２０ａの出力端子の一つは、第１のダミーゲートラインＧＬｄ１に接続されており、複数の奇数ステージ１０ａ，１０ｂ，１０ｃ・・・に接続される。図１においてこれらが設けられるステージは、第２のダミーゲートラインＧＬｄ２に接続されている。 すなわち、引用文献５では、第１のダミーゲートラインＧＬｄ１に接続された第１の偶数ステージ２０ａは、第１のダミーステージに対応しており、第２のダミーゲートラインＧＬｄ２に接続された第ｎの偶数ステージ２０ｎは、第２のダミーステージに対応する。 これに対して、本件補正発明では、下の図５に示すように、第１のゲート駆動部１４０ａ及び第２のゲート駆動部１４０ｂは、前端ダミーステージ回路部ＤＳＴＰ１及び後端ダミーステージ回路部ＤＳＴＰ２をさらに含む。ここで、前のダミーステージ回路部ＤＳＴＰ１は第１のステージ回路ＳＴ［１］の前に配置されており、次のダミーステージ回路部ＤＳＴＰ２は第ｍのステージ回路ＳＴ［ｍ］の後に配置されている。 したがって、引用文献５において第１のダミーステージに対応する第１の偶数ステージ２０ａは、本件補正発明の前端ダミーステージ回路部ＤＳＴＰ１に対応し、引用文献５において第２のダミーステージに対応する第ｎの偶数ステージ２０ｎは、本件補正発明の後端ダミーステージ回路部ＤＳＴＰ２に対応する。 そして、本件補正発明の第２のゲート駆動部１４０ｂは、第１のゲート駆動部１４０ａの動作よりも半周期又は１周期より早く動作を始めるためのゼロステージ（ＳＴ［０］）をさらに含む。 ［本願の図５］ ［図：0001422960000016.jpg］ (イ) 請求人の主張についての検討 前記主張について検討する。 ａ 引用発明が「ゼロステージ」に相当する構成を含んでいないとの請求人の主張は、要するに前記相違点に係るものであるところ、前記アにおいて検討したとおり、前記相違点に係る本件補正発明の構成を備えることは、当業者が容易に想到し得たことである。 ｂ 請求人は、本件補正発明が、図５に示すような、「前端ダミーステージ回路部ＤＳＴＰ１」及び「後端ダミーステージ回路部ＤＳＴＰ２」をさらに含むと主張しているが、本件補正発明には、そもそも「ダミーステージ」という構成はなく、本願の図５の「前端ダミーステージ回路部ＤＳＴＰ１」及び「後端ダミーステージ回路部ＤＳＴＰ２」と、引用文献５の「第１の偶数ステージ２０ａ」及び「第ｎの偶数ステージ２０ｎ」との対応関係を述べても、請求項１の記載から離れたところの主張にすぎない。 ｃ 本件補正発明は、そもそも「ゼロステージ」と区別された「ダミーステージ」という構成はなく、第１のゲート駆動部の動作よりも半周期又は１周期より早く第２のゲート駆動部が動作を始めるための回路でありさえすれば、それを「ゼロステージ」と称して差し支えないというべきである。 そして、引用発明において、そのような回路を構成することは周知技術を適用することにより容易になし得たことである。 したがって、請求人の前記主張は採用できない。 ウ 上申書における補正案について (ア) 補正案の内容 請求人は、令和６年１月１０日に提出された上申書において、請求項１を、以下のとおり補正する用意がある旨主張している。補正内容は、本件補正発明に次の下線に係る構成を付加するものである。 「前記第１のゲート駆動部及び前記第２のゲート駆動部のそれぞれは少なくとも１つのステージを含み、各ステージは、各ゲートラインにゲート信号を供給し、Ｍノード、Ｑ１ノード、Ｑ２ノード、及びＱＢノードを含み、 各ステージは、 ラインセンシング準備信号の入力に応答して前端キャリー信号に基づいてＭノードを充電し、リセット信号の入力に応答して前記Ｑ１ノードを第１の高電位電圧レベルに充電するか、パネルオン信号の入力に応答して前記Ｑ１ノードを第３の低電位電圧レベルに放電させるように構成されたライン選択部、 前記前端キャリー信号の入力に応答して前記Ｑ１ノードを前記第１の高電位電圧レベルに充電し、後端キャリー信号の入力に応答して前記Ｑ１ノードを前記第３の低電位電圧レベルに放電させるように構成されたＱ１ノード制御部、 前記ＱＢノードが第２の高電位電圧レベルに充電されたとき、前記Ｑ１ノードを前記第３の低電位電圧レベルに放電させるように構成されたＱ１ノード安定化部、 前記Ｑ１ノードの電圧レベルに基づいて、前記ＱＢノードの電圧レベルを変更するように構成されたインバータ部、 前記後端キャリー信号の入力、前記リセット信号の入力、及び前記Ｍノードの充電電圧に応答して、前記ＱＢノードを第４の低電位電圧レベルに放電させるように構成されたＱＢノード安定化部、 前記Ｑ１ノードの電圧レベル又は前記ＱＢノードの電圧レベルに従って、スキャンクロック信号の電圧レベル又は前記第１の低電位電圧レベルに基づいてゲート信号を出力するように構成されたゲート信号出力部、及び 前記Ｑ２ノードの電圧レベル又は前記ＱＢノードの電圧レベルに従って、キャリークロック信号の電圧レベル又は前記第４の低電位電圧レベルに基づいてキャリー信号を出力するように構成されたキャリー信号出力部、 を含み、 前記第１の低電位電圧レベル、前記第３の低電位電圧レベル、及び前記第４の低電位電圧レベルは、互いに異なる、」 (イ) 補正案についての検討 請求人が上申書の補正案において新たに付加した前記構成は、本願の願書に最初に添付した特許請求の範囲の請求項４及び５に記載された構成と実質的に同じであるところ、当該構成については、令和４年１２月２日付け拒絶理由通知書において原審審査官が指摘したとおり、発明の詳細な説明の段落【０１３２】～【０１４８】の記載などを参酌しても、各ステージの回路構成が全く不明であり、各ノードにより規定される各ステージの回路構成を具体的な回路構成として想定することができないものである。 したがって、本願の発明の詳細な説明は、当業者が前記補正案の請求項１に係る発明を実施することができる程度に明確かつ十分に記載されたものでないから、特許法３６条４項１号に規定する実施可能要件を満たしておらず、前記補正案を受け入れることはできない。 (５) 独立特許要件の判断についてのまとめ 前記(３)及び(４)において検討したとおり、本件補正発明は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法２９条２項の規定により、特許出願の際独立して特許を受けることができない。 ４ 本件補正の適否についてのまとめ 前記３において検討したとおり、本件補正発明は、特許出願の際独立して特許を受けることができないものであるから、本件補正は、特許法１７条の２第６項で準用する同法１２６条７項の規定に違反するものであり、同法１５９条１項で読み替えて準用する同法５３条１項の規定により却下されるべきものである。 よって、前記補正の却下の決定の結論のとおり決定する。 第３ 本願発明について １ 本願発明の認定 本件補正は、前記第２に示したとおり却下したので、本願の請求項１に係る発明（以下「本願発明」という。）は、令和５年３月１０日にされた手続補正により補正された特許請求の範囲の請求項１に記載された事項（前記第２の１(１)参照）により特定されるとおりのものである。 ２ 原査定の拒絶の理由の概要 原査定の拒絶の理由のうち、本願発明に対する理由３（新規性の欠如）、及び、理由４（進歩性の欠如）の概要は、次のとおりである。 理由３（新規性の欠如） 本願発明は、優先日前に発行された下記の引用文献５に記載された発明であるから、特許法２９条１項３号に該当し、特許を受けることができない。 理由４（進歩性の欠如） 本願発明は、優先日前に発行された下記の引用文献５に記載された発明に基づいて、優先日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法２９条２項の規定により特許を受けることができない。 記 引用文献５．米国特許出願公開第２０１８／００１８９２０号明細書（主たる引用文献） ３ 引用文献５に記載された事項及び引用発明の認定 引用文献５に記載された事項及び引用発明の認定は、前記第２の３(２)アにおいて示したとおりである。 ４ 対比・判断 本願発明は、本件補正発明から、構成Ｅの限定を省いたものであるところ、前記第２の３(３)ア(ア)～(オ)の検討を踏まえると、本願発明と引用発明は、全ての点において一致する。 したがって、本願発明は、引用発明であるか、引用発明に基づいて、当業者が容易に発明をすることができたものである。 第４ むすび 以上のとおり、本願発明は、引用発明であり、特許法２９条１項３号に該当するものであるから、特許を受けることができない。 また、本願発明は、引用発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法２９条２項の規定により特許を受けることができない。 したがって、他の請求項に係る発明について審理するまでもなく、本願は拒絶すべきものである。 よって、結論のとおり審決する。