2022-019635

第２ 原査定の概要

原査定（令和４年８月２日付け拒絶査定）の概要は次のとおりである。

１．（新規性）この出願の請求項１，２，４に係る発明は、下記引用文献Ｂに記載された発明であるから、特許法第２９条第１項第３号に該当し、特許を受けることができない。

２．（進歩性）この出願の請求項１ないし８に係る発明は、下記の引用文献ＡおよびＢに記載された発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者（以下、「当業者」という。）が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。

＜引用文献等一覧＞

第３ 当審拒絶理由の概要

令和５年１１月２７日付けで当審が通知した拒絶理由の概要は、次のとおりのものである。

（進歩性）この出願の請求項１ないし７に係る発明は、下記の引用文献１に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法２９条２項の規定により特許を受けることができない。

＜引用文献等一覧＞

第４ 本願発明

本願請求項１に係る発明ないし請求項６に係る発明（以下、それぞれ、「本願発明１」ないし「本願発明６」という。）は、令和６年２月２２日提出の手続補正書によって補正（以下、「本件補正」という。）された特許請求の範囲の請求項１ないし６に記載された事項により特定される以下のとおりの発明である。

「【請求項１】

絶縁層と、

前記絶縁層の内部に埋め込まれ、前記絶縁層に一面が露出するバリアー層と、

前記絶縁層の内部に形成され、前記バリアー層の一面と向き合う他面に形成される回路パターンと、

続きを表示（全18行）

前記バリアー層と前記回路パターンとの間に形成されるシード層と、を含み、

前記バリアー層は、前記回路パターンのエッチング防止機能を有し、前記シード層および前記回路パターンは銅を含み、

前記バリアー層または前記回路パターンは複数形成され、複数の前記回路パターン上に形成される複数の前記バリアー層の一部が除去されたリセス構造と、前記リセス構造上に形成される接続部と、をさらに含む、プリント回路基板。

【請求項２】

前記バリアー層は、

ニッケル（Ｎｉ）、クロム（Ｃｒ）、亜鉛（Ｚｎ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、金（Ａｕ）及び銀（Ａｇ）のうちの少なくともいずれか１種を含むか、これらの２種以上の合金により形成される請求項１に記載のプリント回路基板。

【請求項３】

前記バリアー層の厚さは、１ｎｍから１００ｎｍ範囲である請求項１または請求項２に記載のプリント回路基板。

【請求項４】

前記絶縁層上に形成され、前記バリアー層の一部が露出するように開口部を含む保護層をさらに含む請求項１から請求項３の何れか一項に記載のプリント回路基板。

【請求項５】

前記開口部上に形成される接続部をさらに含む請求項４に記載のプリント回路基板。

【請求項６】

前記絶縁層の内部に形成され、前記回路パターンに電気的に接続されるビアをさらに含む請求項１から請求項５の何れか一項に記載のプリント回路基板。」

第５ 引用文献

１ 引用文献１

（１）引用文献１の記載

当審拒絶理由の引用文献１（米国特許出願公開第２０１５／０２７９８１５号明細書）には、以下の記載がある（下線は、当審が付加した。以下同様。）。

ア 図９ａ

［図：0001409734000001.jpg］

イ 「[0094] FIGS. 9a-9p illustrate, in relation to FIG. 1, another method of forming a substrate having conductive columns using a double-sided process. FIG. 9a shows a portion of substrate or carrier 400 containing temporary or sacrificial base material such as silicon, steel, germanium, gallium arsenide, indium phosphide, silicon carbide, resin, beryllium oxide, glass, or other suitable low-cost, rigid material for structural support. Carrier 400 can be organic or inorganic base material. In one embodiment, carrier 400 includes metal. An interface layer or double-sided tape 402ais formed over a surface 404 of carrier 400 as a temporary adhesive bonding film, etch-stop layer, or release layer. An interface layer or double-sided tape 402b is formed over a surface 406 of carrier 400 opposite surface 404. Interface layer 402b operates as a temporary adhesive bonding film, etch-stop layer, or release layer. Carrier 400 operates as a double-sided carrier.

[0095] An electrically conductive layer or metal sheet 410a is formed over surface 404 of carrier 400 and interface layer 402a using a metal deposition process such as Cu foil lamination, sputtering, electrolytic plating, electroless plating, or other suitable metal deposition process. Conductive layer 410a can be one or more layers of Al, Cu, Sn, Ni, Au, Ag, or other suitable electrically conductive material. In one embodiment, conductive layer 410a includes Cu or a Cu alloy.

[0096] An electrically conductive layer or metal sheet 410b is formed over surface 406 of carrier 400 and interface layer 402b using a metal deposition process such as Cu foil lamination, sputtering, electrolytic plating, electroless plating, or other suitable metal deposition process. Conductive layer 410b can be one or more layers of Al, Cu, Sn, Ni, Au, Ag, or other suitable electrically conductive material. In one embodiment, conductive layer 410bincludes Cu or a Cu alloy.」

（当審訳：

[0094] 図９ａ～９ｐは、図１に関連して、両面プロセスを使用して導電性柱を有する基板を形成する別の方法を示す。図９ａは、シリコン、鋼、ゲルマニウム、ガリウムヒ素、リン化インジウム、炭化ケイ素、樹脂、酸化ベリリウム、ガラス、または構造支持のための他の適切な低コストで剛性の材料などの一時的または犠牲的な基材を含む基板またはキャリア400の一部を示す。キャリア400は、有機または無機の基材であり得る。一実施形態では、キャリア400は金属を含む。界面層または両面テープ402aは、一時的な接着結合フィルム、エッチングストップ層、または剥離層として、キャリア400の表面404上に形成される。界面層または両面テープ402bは、キャリア400の表面404とは反対側の表面406上に形成されている。界面層402bは、一時的な接着結合フィルム、エッチングストップ層、または剥離層として動作する。キャリア400は両面キャリアとして動作する。

[0095] 導電層または金属シート410aは、Cu箔ラミネーション、スパッタリング、電解メッキ、無電解メッキ、または他の適切な金属蒸着プロセスなどの金属蒸着プロセスによって、キャリア400および界面層402の表面404上に形成される。導電層410aは、Al、Cu、Sn、Ni、Au、Ag、または他の適切な導電性材料の1つまたは複数の層とすることができる。一実施形態では、導電層410aはCuまたはCu合金を含む。

[0096] 導電層または金属シート410bは、Cu箔積層、スパッタリング、電解めっき、無電解めっき、または他の適切な金属析出プロセスなどの金属析出プロセスを使用して、キャリア400および界面層402bの表面406上に形成される。導電層410bは、Al、Cu、Sn、Ni、Au、Ag、または他の適切な導電性材料の1つまたは複数の層とすることができる。一実施形態では、導電層410bはCuまたはCu合金を含む。）

ウ 図９ｂ

［図：0001409734000002.jpg］

エ 「[0097] FIG. 9b shows a double-sided carrier 400 including conductive layers 410a and 410b formed over opposing surfaces of carrier 400. A double-sided carrier 400 is used to form conductive column substrates on both surfaces 404 and 406 of carrier 400 in a double-sided process.」

（当審訳：[0097] 図９ｂは、キャリア400の対向する表面上に形成された導電層410aおよび410bを含む両面キャリア400を示す。両面キャリア400は、両面プロセスでキャリア400の両表面404および406上に導電性カラム基板を形成するために使用される。）

オ 図９ｃ

［図：0001409734000003.jpg］

カ 「[0098] In FIG. 9c, an electrically conductive layer 412 is formed over surface 414 of conductive layer 410a using a metal deposition process such as PVD, CVD, sputtering, electrolytic plating, electroless plating, or other suitable metal deposition process. Conductive layer 412 can be one or more layers of Cu, Sn, Ni, Au, Ag, Ti, W, or other suitable electrically conductive material. In one embodiment, conductive layer 412 operates as a barrier layer and includes Au, Ni/Au, Ni, NiV, Pt, Pd, Ni/Pd/Au, TiW, or CrCu, or other suitable barrier metal. In one embodiment, conductive layer 412 is deposited by plating a conductive material within patterned openings of a photoresist layer.

[0099] An electrically conductive layer 416 is formed over conductive layer 412 using a metal deposition process such as PVD, CVD, sputtering, electrolytic plating, electroless plating, or other suitable metal deposition process. Conductive layer 416 can be one or more layers of Cu, Sn, Ni, Au, Ag, Ti, W, or other suitable electrically conductive material. In one embodiment, conductive layer 416 includes plated Cu. In one embodiment, conductive layer 416 is deposited by plating Cu in patterned openings of a photoresist layer.」

（当審訳：[0098] 図９ｃにおいて、導電層412は、PVD、CVD、スパッタリング、電解めっき、無電解めっき、または他の適切な金属堆積プロセスのような金属堆積プロセスを用いて、導電層410aの表面414上に形成される。導電層412は、Cu、Sn、Ni、Au、Ag、Ti、W、または他の適切な導電性材料の１つまたは複数の層であり得る。一実施形態では、導電層412はバリア層として動作し、Au、Ni／Au、Ni、NiV、Pt、Pd、Ni／Pd／Au、TiW、またはCrCu、または他の適切なバリア金属を含む。一実施形態では、導電層412は、フォトレジスト層のパターン化された開口部内に導電性材料をめっきすることによって堆積される。

[0099] 導電層416は、PVD、CVD、スパッタリング、電解メッキ、無電解メッキ、または他の適切な金属析出プロセスなどの金属析出プロセスを使用して、導電層412上に形成される。導電層416は、Cu、Sn、Ni、Au、Ag、Ti、W、または他の適切な導電性材料の1つまたは複数の層とすることができる。一実施形態では、導電層416は、メッキされたCuを含む。一実施形態では、導電層416は、フォトレジスト層のパターン化された開口部にCuをめっきすることによって堆積される。）

キ 図９ｄ

［図：0001409734000004.jpg］

ク 「[0100] In FIG. 9d, an insulating or dielectric layer 420 is formed over conductive layers 410a, 412, and 416 using PVD, CVD, lamination, printing, spin coating, spray coating, sintering, or thermal oxidation. Insulating layer 420 includes one or more layers of SiO2, Si3N4, SiON, Ta2O5, Al2O3, polymer dielectric resist with or without fillers or fibers, or other material having similar structural and dielectric properties.」

（当審訳：[0100] 図９ｄでは、絶縁層または誘電体層420が、PVD、CVD、積層、印刷、スピンコーティング、スプレーコーティング、焼結、または熱酸化を用いて、導電層410a、412、および416の上に形成される。絶縁層420は、SiO2、Si3N4、SiON、Ta2O5、Al2O3、フィラーまたは繊維を含むか含まない高分子誘電体レジスト、または同様の構造および誘電特性を有する他の材料の１つまたは複数の層を含む。）

ケ 図９ｅ

［図：0001409734000005.jpg］

コ 「[0101] In FIG. 9e, a portion of insulating layer 420 is removed to form openings 422 in insulating layer 420 and expose portions of conductive layer 416. Openings 422 are formed by etching, LDA using laser 424, or a patterning and developing process.」

（当審訳：[0101] 図９ｅでは、絶縁層420の一部を除去して、絶縁層420に開口部422を形成し、導電層416の一部を露出させている。開口部422は、エッチング、レーザ424を用いたLDA、またはパターニングおよび現像プロセスによって形成される。）

サ 図９ｆ

［図：0001409734000006.jpg］

シ 「[0102] In FIG. 9f, an electrically conductive layer 428 is formed over insulating layer 420 within openings 422 and over conductive layer 416. Conductive layer 428 is formed using a patterning and metal deposition process such as printing, PVD, CVD, lamination, sputtering, electrolytic plating, electroless plating, or other suitable metal deposition process. Conductive layer 428 can beone or more layers of Al, Cu, Sn, Ni, Au, Ag, or other suitable electrically conductive material. In one embodiment, conductive layer 428 includes plated Cu. An optional seed layer is formed over insulating layer 420 within openings 422 prior to forming conductive layer 428. In one embodiment, conductive layer 428 is formed over the seed layer.The seed layer can be Ni, TaN, NiV, Pt, Pd, CrCu, or other suitable barrier or seed material. Conductive layer 428 operates as an RDL to provide horizontal interconnection along insulating layer 420 and vertical interconnection through openings 422 in insulating layer 420. A portion of conductive layer 428 is electrically connected to conductive layers 412 and 416. Other portions of conductive layer 428 can be electrically common or electrically isolated.」

（当審訳：[0102] 図９ｆでは、導電層428が、絶縁層420の開口部422内の上、かつ、導電層416の上に形成されている。導電層428は、印刷、PVD、CVD、ラミネーション、スパッタリング、電解メッキ、無電解メッキ、または他の適切な金属析出プロセスなどのパターニングおよび金属析出プロセスを使用して形成される。導電層428は、Al、Cu、Sn、Ni、Au、Ag、または他の適切な導電性材料の1つまたは複数の層であり得る。一実施形態では、導電層428はめっきCuを含む。任意のシード層は、導電層428を形成する前に、開口部422内の絶縁層420上に形成される。一実施形態では、導電層428はシード層上に形成される。シード層は、Ni、TaN、NiV、Pt、Pd、CrCu、または他の適切なバリアまたはシード材料とすることができる。導電層428はRDLとして動作し、絶縁層420に沿った水平相互接続と、絶縁層420の開口部422を介した垂直相互接続を提供する。導電層428の一部は導電層412と416に電気的に接続されている。導電層428の他の部分は、電気的に共通または電気的に絶縁され得る。）

ス 図９ｎ

［図：0001409734000007.jpg］

セ 「[0111] In FIG. 9n, a portion of conductive layer 410b is removed by an etching process to leave individual conductive columns or pillars 480.」

（当審訳：[0111] 図９ｎでは、導電層410bの一部がエッチングプロセスによって除去され、個々の導電性柱またはピラー480が残されている。）

（２）引用発明

上記（１）より、特に、下線部に着目すると、引用文献１には、以下の発明（以下、「引用発明」という。）が記載されていると認められる。

「基板であって、

導電層410aはCuまたはCu合金を含んでおり、

導電層412は、導電層410aの表面414上に形成されており、

導電層412はバリア層として動作し、Au、Ni／Au、Ni、NiV、Pt、Pd、Ni／Pd／Au、TiW、またはCrCuを含んでおり、

続きを表示（全13行）

導電層416は、導電層412上に形成されており、導電層416は、Cuの層とすることができ、

絶縁層420が、導電層410a、412、および416の上に形成されており、

導電層428が、絶縁層420の開口部422内の上、かつ、導電層416の上に形成されており、

導電層428は、印刷などのパターニングを使用して形成されており、

導電層428は、Cuの1つまたは複数層であり得、

導電層428はシード層上に形成され、シード層は、CrCuとすることができ、

導電層428はRDLとして動作し、絶縁層420に沿った水平相互接続と、絶縁層420の開口部422を介した垂直相互接続を提供しており、

導電層428の一部は導電層412と416に電気的に接続されている

基板。」

２ 引用文献ＡおよびＢ

（１）引用文献Ａの記載

現査定の引用文献Ａ（特開２００８－１０９１４０号公報）には、以下の記載がある。

ア 「【技術分野】

【０００１】

本発明は回路基板及びその製造方法に関する。

【背景技術】

続きを表示（全16行）

【０００２】

電子製品が小型化、薄板化、高密度化、パッケージ（Ｐａｃｋａｇｅ）化になることにつれ、回路基板も微細パターン化、小型化及びパッケージ化が共に進行されている。これにより、回路基板の微細回路パターンの形成、信頼性及び設計密度を高めるために原資材を変更するとともに回路の層構成を複合化する構造に変化する趨勢であり、部品もＤＩＰ（Ｄｕａｌ Ｉｎ－Ｌｉｎｅ Ｐａｃｋａｇｅ）タイプからＳＭＴ（Ｓｕｒｆａｃｅ Ｍｏｕｎｔ Ｔｅｃｈｎｏｌｏｇｙ）タイプに変更されてその実装密度も高くなっている。

【０００３】

回路の複雑度が増加し、高密度及び微細回路パターンへの要求が増加することにより配線領域を拡大するための多様な形態の多層回路基板が提示されているが、従来多層回路基板の製造工程は作業工程が複雑であり、イオンマイグレーション（ｉｏｎ－ｍｉｇｒａｔｉｏｎ）のため、隣接回路間に最小ピッチ（ｐｉｔｃｈ）を維持しなくてはならないので微細回路パターンの形成に限界があるという問題点がある。

【０００４】

また、多層回路基板の厚みが全体的に厚くなり基板の薄型化を実現し難く、回路と基板との接合部分にアンダーカット（ｕｎｄｅｒ ｃｕｔ）が発生して回路が基板から剥離するという問題点がある。

【発明の開示】

【発明が解決しようとする課題】

【０００５】

本発明は前述した問題点を解決するために案出されたもので、本発明の目的は微細回路パターンを具現することにおいて、絶縁体が増加することなく絶縁体に埋め込まれる回路パターン及び絶縁体の外層に形成される回路パターンの２重回路パターンを形成し、高密度回路パターンを有する回路基板及びその製造方法を提供することである。

【０００６】

本発明の他の目的は絶縁体に埋め込まれる回路パターンと外層に形成される回路パターンとの間に段差を形成することにより隣接回路間のピッチ（ｐｉｔｃｈ）を減らして高密度の微細回路パターンを形成できる回路基板及びその製造方法を提供することである。」

イ 図２

［図：0001409734000008.jpg］

ウ 「【００３０】

図２は本発明の好ましい一実施例による回路基板の製造方法を示す工程図である。図２を参照すると、キャリア１２、シード層１４、メッキレジスト１６、第１メッキ層１８、第１金属層２０、第２メッキ層２２、導電性凸状パターン２１、絶縁体２４、第３メッキ層２６、第２金属層２８、導電パターン２７、第１回路パターン３０、第２回路パターン３２が示されている。

【００３１】

本実施例は絶縁体２４が増加することなく絶縁体２４に埋め込まれる第１回路パターン３０及び絶縁体２４の外層に形成される第２回路パターン３２の２重回路パターンを形成することにより高密度回路パターンを有した回路基板の製造方法を提供する。

続きを表示（全26行）

【００３２】

すなわち、シード層１４が積層されたキャリア１２のシード層１４に、第１回路パターン３０に対応するように第１メッキ層１８、第１金属層２０及び第２メッキ層２２が順に積層された導電性凸状パターン２１を形成し、導電性凸状パターン２１が形成されるキャリア１２の一面と絶縁体２４とが対向するように積層して圧着した後キャリア１２を除去すると、導電性凸状パターン２１が絶縁体２４の一面に転写される。

【００３３】

次に、導電性凸状パターン２１が転写された絶縁体２４の一面に第２回路パターン３２に対応するように第３メッキ層２６及び第２金属層２８が順に積層された導電パターン２７を形成した後、第１メッキ層１８及びシード層１４を除去する。

【００３４】

以後、第１金属層２０及び第２金属層２８を除去すれば、絶縁体２４の一面に所定深さで埋め込まれた第１回路パターン３０及び絶縁体２４の一面に形成された第２回路パターン３２を有する回路基板を製造することができる。

【００３５】

図２の（ａ）、（ｂ）及び（ｃ）を参照すると、シード層１４が積層されたキャリア１２のシード層１４に、第１回路パターン３０に対応するように第１メッキ層１８、第１金

属層２０及び第２メッキ層２２が順に積層された導電性凸状パターン２１を形成するために、シード層１４に選択的にメッキレジスト１６を形成して第１回路パターン３０に対応する凹状パターンを形成し（図２の（ａ））、シード層１４を電極として電解メッキをそれぞれ行い、凹状パターンに第１メッキ層１８、第１金属層２０及び第２メッキ層２２を順に積層した後（図２の（ｂ））、メッキレジスト１６を除去すれば、第１回路パターン３０に対応する導電性凸状パターン２１を形成することができる（図２の（ｃ））。

【００３６】

キャリア１２のシード層１４に第１回路パターン３０に対応するように導電性凸状パターン２１を形成する方法には、キャリア１２のシード層１４に感光性材料を塗布し、第１回路パターン３０に対応するようにフォトマスクを製作した後、これを感光性材料を塗布したシード層１４に積層して、紫外線に露光する。露光の後に感光性材料の非硬化部分を現像液を用いて現像することによりシード層１４に第１回路パターン３０に対応する凹状パターンを形成する（図２の（ａ））。

【００３７】

キャリア１２のシード層１４上に積層された感光性フィルム層を選択的に露光、現像するとキャリア１２のシード層１４の上のフォトマスクのために露光されなかった非硬化感光性フィルム層が除去され、露光により硬化された感光性フィルム層は残留するので第１回路パターン３０に対応する凹状パターンを形成できるようになる。

【００３８】

感光性材料として感光性フィルム層、例えば、ドライフィルムなどを用いてキャリア１２のシード層１４に積層し、これをアートワークフィルムなどのフォトマスクを使用して選択的に露光、現像し、所望する第１回路パターン３０に対応する凹状パターンを形成する。一方、液状の感光性材料をキャリア１２のシード層１４にコーティングし感光性フィルム層を形成することも可能である。

【００３９】

キャリア１２のシード層１４に、第１回路パターン３０に対応する凹状パターンが形成されると、先ず、凹状パターンにシード層１４を電極として電解メッキを行い第１メッキ層１８を形成する。第１メッキ層１８が積層されると、第１金属層２０を電解メッキを用いて積層する。

【００４０】

第１金属層２０としては、錫及びニッケルの中の少なくとも一つ以上を含むことができる。この際、第１メッキ層１８及び第１金属層２０は凹状パターンの一部のみに形成する。凹状パターンに積層される第１メッキ層１８及び第１金属層２０の高さは、以後の工程で第１メッキ層１８及び第１金属層２０が除去されることにより第１回路パターン３０と第２回路パターン３２との間に所定距離を持つ段差が形成されるので、電気的短絡が発生しない程度の高さで第１メッキ層１８及び第１金属層２０を積層することにする。

（中略）

【００４８】

キャリア１２を除去する方法としては、キャリア１２が金属板からなった場合には金属板をエッチングすることで除去することができ、キャリア１２が樹脂などのフィルムからなり、熱可塑性接着剤で絶縁層に接着されている場合には一定温度を加えて接着剤の接着力を減少させてキャリア１２を分離することも可能である。」

（２）引用文献Ｂの記載

現査定の引用文献Ｂ（特開２００４－２１４２５２号公報）には、以下の記載がある。

ア 「【０００１】

【発明の属する技術分野】

本発明は、半導体チップを搭載する片面回路基板の製造方法に関するものである。

【０００２】

続きを表示（全17行）

【従来の技術】

近年の電子機器の高機能化並びに軽薄短小化の要求に伴い、電子部品の高密度集積化、さらには高密度実装化が進んできている。これらの電子機器に使用される半導体パッケージは、小型化かつ多ピン化してきており、また、半導体パッケージを含めた電子部品を実装する、実装用基板も小型化してきている。さらには電子機器への収納性を高めるため、リジット基板とフレキシブル基板を積層し一体化して、折り曲げを可能としたリジットフレックス基板が、実装用基板として使われるようになってきている。

【０００３】

半導体パッケージはその小型化に伴って、従来のようなリードフレームを使用した形態のパッケージでは、小型化に限界がきているため、最近では回路基板上にチップを実装したものとして、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）や、ＣＳＰ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）と言った、エリア実装型の新しいパッケージ方式が提案されている。これらの半導体パッケージにおいて、従来型半導体パッケージのリードフレームの機能を有する、半導体パッケージ用基板と呼ばれる、プラスチックやセラミックス等各種材料を使って構成される、基板の端子と半導体チップの電極との電気的接続方法として、ワイヤーボンディング方式やＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方式、さらにはＦＣ（Ｆｒｉｐ Ｃｈｉｐ）方式などが知られているが、最近では、半導体パッケージの小型化に有利なＦＣ接続方式を用いた、ＢＧＡやＣＳＰの構造が盛んに提案されている。これに伴い、半導体パッケージに用いられる基板はより高密度化、高信頼性が要求されている。このような基板の配線パターンを形成する方法として、銅箔をエッチングする方法（サブトラクティブ法）、電解メッキをする方法（アディティブ法）等があり、配線密度の高密度化に対応可能なアディティブ法が特に注目され始めている。また、チップと基板の接合方法は、半田バンプによるものが大多数であったが、配線密度の高密度化に伴い、スタッドバンプやメッキバンプ、バンプレス等による方法の検討が行われている。

上記の接合方法のメッキバンプ及びバンプレス接合を行うには、平坦な基板を用いる必要があるということが分かっている。しかし、アディティブ法による基板の作成に最も多く用いられている銅板をベースに行う方法は、銅板と金メッキの間のメッキバリア層および、絶縁層密着性向上のための銅回路メッキ粗化により、銅板エッチング後の基板は、樹脂面よりも回路面が2～4μm凹んだ形状になるため、チップのバンプが回路面と接触する事が出来ず接合できないという問題点があった。

【０００４】

平坦な回路基板の製造方法として特許文献１に、「第一の金属によるキャリヤ金属箔の片面に第一の金属とエッチング条件が異なる第二の金属による薄層を形成し、第二の金属による薄層の面に第二の金属とエッチング条件が異なる第三の金属による所定の配線パターンを形成し、所定の配線パターンが形成されたキャリヤ金属箔を配線パターン面が内側になるようにして絶縁基材と重ね合わせ配線パターンを絶縁基材内に埋め込み、第一の金属によるキャリヤ金属箔及び第二の金属による薄層の所望の部分をエッチング除去することにより作成する配線板の製造法」と記載されている。この方法によれば、平坦な回路基板が作成できるが、銅板ベースに作成する方法に比べ、第一の金属に第二の金属による薄層を形成する工程と、エッチング時に上記二層を別々に除去するという工程が増えてしまう。

【０００５】

【特許文献１】

特開平５－２９９８１６号公報 （第４－５頁、第3図）

【０００６】

【発明が解決しようとする課題】

本発明の目的は、メッキ条件等の諸条件を変更することなく、さらに従来の製造方法よりも工程数を増やさずに、回路凹みのない基板を提供するにある。」

イ 図１

［図：0001409734000009.jpg］

ウ 「【０００８】

【発明の実施の形態】

以下、図面を参照して本発明の実施形態について説明するが、本発明はこれによって何ら限定されるものではない。図１は、本発明の一実施例の製造工程を示す断面図である。

【０００９】

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本発明の片面回路基板の製造方法としては、まず、ニッケル板１上にパターニングされたメッキレジスト２を形成する（図１（b））。この際、使用するニッケル板１の厚みは、10～100μmであり、好ましくは20～50μmである。厚みが前記下限未満では支持性が不足し、工程中でシワになったり折れ曲がったりしてハンドリングが難しく、厚みが前記上限を超えると後にエッチングで除去する工程で時間がかかり生産性が悪い。また、ここで使用するニッケル板１は、表面処理されている方が好ましい。表面処理されていないと、メッキレジスト２との密着性が悪く後に行うメッキ時にニッケル板１面とメッキレジスト２面間にメッキ液の染み込みが起こる可能性がある。ニッケル板１上にパターニングするメッキレジスト２は、例えば、ニッケル板１上に紫外線感光性のドライフィルムレジストをラミネートし、ネガフィルム等を用いて選択的に感光し、その後現像することにより形成できる。

【００１０】

次に、ニッケル板１を電解メッキ用リード（給電用電極）として、金メッキ３を電解メッキにより形成する（図１（c））。この金メッキ３は、ニッケル板１上のメッキレジスト２が形成されていない部分に形成され、レジスト金属としての役割がある。なお、レジスト金属を形成する目的は、ニッケル板１をエッチングする際に使用する薬液により、配線パターンが浸食・腐食されるのを防ぐことである。

【００１１】

次に、ニッケル板１を電解メッキ用リード（給電用電極）として、金属バリア層４を電解メッキにより形成する（図１（c））。この金属バリア層４を形成する目的は、先に形成した金メッキ３パターンと後に形成する銅配線パターン５間での、金?銅拡散を防ぐことにある。この電解メッキにより、ニッケル板１上のメッキレジスト２が形成されていない部分に、金属バリア層４が形成される。金属バリア層４の材質としては、この製造方法に適するものであればどのようなものでも良いが、例えば、ニッケル、錫、銀、パラジウム等が挙げられる。

【００１２】

次に、ニッケル板１を電解メッキ用リード（給電用電極）として、銅配線パターン５を電解メッキにより形成する（図１（c））。この電解メッキにより、ニッケル板１上のメッキレジスト２が形成されていない部分に、銅配線パターン５が形成される。配線パターンに銅を用いる目的は、低抵抗で安定していることにある。

【００１３】

次に、メッキレジスト２を除去し、続いて、銅配線パターン５の粗化を行う（図１（d））。この粗化を行うことにより、銅配線パターン５と後述の絶縁膜６との密着性を確保することができる。

次に、形成した配線パターン上に絶縁膜６を形成する（図１（e））。絶縁膜６を構成する樹脂は、この製造方法に適するものであればどのようなものでも使用できる。また、絶縁膜６の形成は、使用する樹脂に応じて適した方法で良く、樹脂ワニスを印刷、カーテンコート、バーコート等の方法で直接塗布したり、ドライフィルムタイプの樹脂を真空ラミネート、真空プレス等の方法で積層する方法が挙げられる。

【００１４】

次に、ニッケル板１をエッチングにより除去する（図１（f））。ニッケル板１と銅配線パターン５との間にレジスト金属としての役割を果たす金メッキ３が形成されており、この金メッキ３は、ニッケル板１をエッチングにより除去する際に使用する薬液に対して耐性を有しているため、ニッケル板１をエッチングしても金が浸食・腐食されることがなく、結果的に銅配線パターン５が浸食・腐食されることはない。

【００１５】

以上の工程により、樹脂面と回路面間の凹みが0.5μm以下の片面回路基板を製造することができる。

本発明による片面回路基板の製造方法の特徴は、ニッケル板をベースに用いることにより、チップとのメッキバンプ接合およびバンプレス接合を目的とする平坦な片面回路基板を製造することができるということにある。」

第６ 対比・判断

１ 本願発明１

（１）対比

本願発明１と、引用発明とを対比する。

ア 引用発明の「絶縁層420」は、本願発明１の「絶縁層」に相当する。

引用発明の「導電層412はバリア層として動作し」ており、「絶縁層420が、導電層410a、412、および416の上に形成されて」おり、図９ｅおよび図９ｎなどを参照すると、引用発明の「導電層412」は、「絶縁層420」の内部に埋め込まれており、導電層410bの一部がエッチングプロセスによって除去されることにより、「絶縁層420」から一面が露出していることが認められるから、引用発明の「導電層412」は、本願発明１の「バリアー層」に相当するといえる。

したがって、本願発明１と、引用発明とは、「絶縁層と、前記絶縁層の内部に埋め込まれ、前記絶縁層に一面が露出するバリアー層と」「を含」む点で共通しているといえる。

イ 引用発明の「導電層416は、導電層412上に形成されており、導電層416は、Cuの層とすることができ、」「導電層428が、絶縁層420の開口部422内の上、かつ、導電層416の上に形成されており、」「導電層428は、印刷などのパターニングを使用して形成されており、導電層428は、Cuの1つまたは複数層であり得、」「導電層428はRDLとして動作し、絶縁層420に沿った水平相互接続と、絶縁層420の開口部422を介した垂直相互接続を提供しており、導電層428の一部は導電層412と416に電気的に接続されている」とされている。

ここで、引用発明の「導電層416」および「導電層428」は、回路パターンを形成しているといえる。

また、図９ｅおよび図９ｆなどを参照すると、引用発明の「導電層416」および「導電層428」は、（少なくともその一部が）「絶縁層420」の内部に形成され、「バリア層として動作し」ている「導電層412」の、「絶縁層420」から露出している一面の反対側の面に形成されていることが認められる。

さらに、引用発明の「導電層428は、印刷などのパターニングを使用して形成されて」いることから、引用発明の「基板」も、本願発明１と同様に、「プリント回路基板」であるといえる。

そして、引用発明の「導電層416」および「導電層428」は、いずれも、Cuの層とすることができるから、本願発明１と同様に、「前記回路パターンは銅を含む」といえる。

したがって、本願発明１と、引用発明とは、「前記絶縁層の内部に形成され、前記バリアー層の一面と向き合う他面に形成される回路パターン」「を含」み、「前記回路パターンは銅を含む」「プリント回路基板」である点で共通しているといえる。

ウ 引用発明の「導電層428はシード層上に形成され、シード層は、CrCuとすることができ、」「導電層428は、Cuの1つまたは複数層であり得」るとされている。

ここで、上記アおよびイをふまえると、引用発明の「シード層」も、本願発明１と同様に、「前記バリアー層と前記回路パターンとの間に形成され」ているといえる。

また、引用発明の「シード層」も、「CrCuとすることができ」るから、本願発明１と同様に、「前記シード層」「は銅を含む」といえる。

したがって、本願発明１と、引用発明とは、「前記バリアー層と前記回路パターンとの間に形成されるシード層と、を含み、」「前記シード層」「は銅を含む、プリント回路基板」である点で共通するいえる。

（２）一致点

本願発明１と、引用発明とは、以下の点で一致する。

「絶縁層と、

前記絶縁層の内部に埋め込まれ、前記絶縁層に一面が露出するバリアー層と、

前記絶縁層の内部に形成され、前記バリアー層の一面と向き合う他面に形成される回路パターンと、

前記バリアー層と前記回路パターンとの間に形成されるシード層と、を含み、

前記シード層および前記回路パターンは銅を含む、プリント回路基板。」

（３）相違点

本願発明１と、引用発明とは、以下の点で相違する。

ア ＜相違点１＞

本願発明１の「バリアー層」は、「回路パターンのエッチング防止機能を有し」ているのに対し、引用発明のバリアー層が回路パターンのエッチング防止機能を有しているのか否か明らかでない点。

イ ＜相違点２＞

本願発明１では、「前記バリアー層または前記回路パターンは複数形成され、複数の前記回路パターン上に形成される複数の前記バリアー層の一部が除去されたリセス構造と、前記リセス構造上に形成される接続部と、をさらに含」んでいるのに対し、引用発明では、このような構造を有していない点。

（４）相違点について

事案に鑑みて、先ず、＜相違点２＞について検討する。

本願発明１の＜相違点２＞に係る、「バリアー層または前記回路パターンは複数形成され、複数の前記回路パターン上に形成される複数の前記バリアー層の一部が除去されたリセス構造と、前記リセス構造上に形成される接続部と、をさらに含む」構成は、引用文献１、引用文献ＡおよびＢのいずれにも、記載も示唆もなく、当該構成が本願優先日前に周知の技術であったとも認められない。

したがって、本願発明１の＜相違点２＞に係る、「バリアー層または前記回路パターンは複数形成され、複数の前記回路パターン上に形成される複数の前記バリアー層の一部が除去されたリセス構造と、前記リセス構造上に形成される接続部と、をさらに含む」構成は、引用発明、引用文献ＡおよびＢ記載の技術事項に基づいて、当業者が想到し得たものではない。

（５）小括

以上から、その他の＜相違点１＞について検討するまでもなく、本願発明１は、引用発明、引用文献ＡおよびＢ記載の技術事項に基づいて、当業者が想到し得たものではない。

２ 本願発明２ないし６

本願発明２ないし６は、いずれも、本願発明１を減縮したものであり、本願発明１と同じ構成を備えているから、上記１で述べたとおり、本願発明１と同じ理由により、引用発明、引用文献ＡおよびＢ記載の技術事項に基づいて、当業者が想到し得たものではない。

第７ 原査定についての判断

１ （新規性）

本件補正後の請求項１は、「前記バリアー層または前記回路パターンは複数形成され、複数の前記回路パターン上に形成される複数の前記バリアー層の一部が除去されたリセス構造と、前記リセス構造上に形成される接続部と、をさらに含む」との技術的限定が付加されており、上記第６で述べたように、当該技術的限定は、引用文献Ｂに記載されていないから、新規性欠如の拒絶の理由は解消した。

２ （進歩性）

本件補正後の請求項１は、「前記バリアー層または前記回路パターンは複数形成され、複数の前記回路パターン上に形成される複数の前記バリアー層の一部が除去されたリセス構造と、前記リセス構造上に形成される接続部と、をさらに含む」との技術的限定が付加されており、上記第６で述べたように、当該技術的限定は、引用文献Ａおよび引用文献Ｂには、記載も示唆もされておらず、本願の優先日前に周知の技術であったとも認められないから、進歩性欠如の拒絶の理由は解消した。

３ 小括

以上から、原査定を維持することはできない。

第８ 当審拒絶理由についての判断

上記第６で述べたように、本願発明１ないし６は、いずれも、引用発明に基づいて、当業者が想到し得たものではないから、当審拒絶理由通知における進歩性欠如の拒絶の理由は解消した。

第９ むすび

以上のとおり、原査定の理由によって、本願を拒絶することはできない。

他に本願を拒絶すべき理由を発見しない。

よって、結論のとおり審決する。