2021-010489

第２ 本願発明

本願請求項１～３４に係る発明（以下、それぞれ「本願発明１」～「本願発明３４」という。）は、令和４年４月８日付けの手続補正で補正された特許請求の範囲の請求項１～３４に記載された事項により特定される発明であり、以下のとおりの発明である。

「 【請求項１】

複数のセグメンテーション線によって分離された複数のプレート部分であって、前記複数のセグメンテーション線が、水平方向である第１の方向に延びるセグメンテーション線の第１のセットと、垂直方向である第２の方向に延びるセグメンテーション線の第２のセットとを備える、複数のプレート部分と、

前記複数のプレート部分の各々の上に配設された少なくとも１つのメモリ・セルであって、メモリ・セルの各々は、前記第１の方向に延びる複数のディジット線のうちの１つを介して感知構成要素に結合される、少なくとも１つのメモリ・セルと、

複数のプレート・ドライバを備えるプレート・ドライバ構成要素であって、前記複数のプレート・ドライバの各々は、前記垂直方向である前記第２の方向に延びる１つ以上のプレート線のうちの個別のプレート線によって前記複数のプレート部分の少なくとも１つに接続される、プレート・ドライバ構成要素と

続きを表示（全118行）

を備え、

前記複数のプレート部分が複数の列および複数の行をなして配列され、

前記複数のプレート・ドライバの各々は、前記複数の行の各々においてプレート部分に結合され、

前記複数のプレート・ドライバの各々は、前記複数の列のうちの少なくとも２つにおけるプレート部分に結合される、

電子メモリ装置。

【請求項２】

前記少なくとも１つのメモリ・セルは強誘電体キャパシタを備える、請求項１に記載の電子メモリ装置。

【請求項３】

前記プレート・ドライバ構成要素に結合されたメモリ・コントローラをさらに備える、請求項１に記載の電子メモリ装置。

【請求項４】

前記メモリ・コントローラは、ターゲット・メモリ・セルの場所に少なくとも一部は基づいて前記複数のプレート部分の１つを活性化するように構成される、請求項３に記載の電子メモリ装置。

【請求項５】

前記メモリ・コントローラは、複数の他のプレート部分を非活性化された状態に設定しながら、前記複数のプレート部分の前記１つを活性化するように構成される、請求項４に記載の電子メモリ装置。

【請求項６】

行デコーダと、

前記行デコーダを、前記複数のプレート部分の各々の上に配設された前記少なくとも１つのメモリ・セルに結合する複数のワード線と

をさらに備える、請求項１に記載の電子メモリ装置。

【請求項７】

複数のセグメンテーション線によって分離された複数のプレート部分であって、前記複数のセグメンテーション線は、水平方向である第１の方向に延びるセグメンテーション線の第１のセットと、前記第１の方向に垂直である第２の方向に延びるセグメンテーション線の第２のセットとを備える、複数のプレート部分と、

前記複数のプレート部分の各々の上に配設された少なくとも１つのメモリ・セルと、

複数のプレート・ドライバを備えるプレート・ドライバ構成要素であって、前記複数のプレート・ドライバの各々は、前記第２の方向に延びる１つ以上のプレート線のうちの個別のプレート線によって前記複数のプレート部分の少なくとも１つに接続される、プレート・ドライバ構成要素と

を備え、

前記複数のプレート部分が複数の列および複数の行をなして配列され、

前記複数のプレート・ドライバの各々は、前記複数の行の各々においてプレート部分に結合され、

前記複数のプレート・ドライバの各々は、前記複数の列のうちの少なくとも２つにおけるプレート部分に結合される、

電子メモリ装置。

【請求項８】

前記少なくとも１つのメモリ・セルは強誘電体キャパシタを備える、請求項７に記載の電子メモリ装置。

【請求項９】

前記プレート・ドライバ構成要素に結合されたメモリ・コントローラをさらに備える、請求項７に記載の電子メモリ装置。

【請求項１０】

前記メモリ・コントローラは、ターゲット・メモリ・セルの場所に少なくとも一部は基づいて前記複数のプレート部分の１つを活性化するように構成される、請求項９に記載の電子メモリ装置。

【請求項１１】

行デコーダと、

前記行デコーダを、前記複数のプレート部分の各々の上に配設された前記少なくとも１つのメモリ・セルに結合する複数のワード線と

をさらに備える、請求項７に記載の電子メモリ装置。

【請求項１２】

前記複数のワード線が少なくとも１つのダミー線を備え、前記少なくとも１つのダミー線は、前記装置のセルから電気的に絶縁され、前記複数のプレート部分のうちの少なくとも１つの縁に隣接して設置される、請求項１１に記載の電子メモリ装置。

【請求項１３】

前記複数のプレート・ドライバの各々は、前記複数の列の各々においてプレート部分に結合される、請求項７に記載の電子メモリ装置。

【請求項１４】

ターゲット・メモリ・セルの場所を決定することと、

垂直方向である第２の方向に延びる１つ以上のプレート線のうちの個別のプレート線を介してプレート部分に接続されたプレート・ドライバによって、前記プレート部分を活性化することであって、前記プレート部分は、前記ターゲット・メモリ・セルの前記場所に対応し、セグメンテーション線によって複数の他のプレート部分から分離され、前記セグメンテーション線は、前記垂直方向である前記第２の方向に延びるセグメンテーション線の第１のセットと、水平方向である第１の方向に延びるセグメンテーション線の第２のセットとを備える、活性化することと

を含み、

複数のプレート部分が複数の列および複数の行をなして配列され、

前記プレート・ドライバの各々は、前記複数の行の各々においてプレート部分に結合され、

前記プレート・ドライバの各々は、前記複数の列のうちの少なくとも２つにおけるプレート部分に結合される、

方法。

【請求項１５】

複数の他のプレート部分を、非活性化された状態に設定することをさらに含む、請求項１４に記載の方法。

【請求項１６】

前記プレート部分を活性化することは、前記プレート部分に結合されたプレート線に第１の電圧を印加することを含む、請求項１４に記載の方法。

【請求項１７】

前記垂直方向に延びるディジット線に前記ターゲット・メモリ・セルを接続するために、前記プレート部分の上に配設されたメモリ・セルに結合されたワード線に第１の電圧を印加することをさらに含む、請求項１４に記載の方法。

【請求項１８】

前記ディジット線上の第２の電圧に基づいて前記ターゲット・メモリ・セルと関連づけられた論理値を決定することをさらに含む、請求項１７に記載の方法。

【請求項１９】

前記ターゲット・メモリ・セルと関連づけられた論理値を設定するために第２の電圧を前記ディジット線に印加することをさらに含む、請求項１７に記載の方法。

【請求項２０】

ターゲット・メモリ・セルの場所を決定することと、

垂直方向である第２の方向に延びる１つ以上のプレート線のうちの個別のプレート線を介して、前記ターゲット・メモリ・セルの前記場所に対応するプレート部分に接続されたプレート・ドライバによって、前記プレート部分を活性化することであって、前記プレート部分は、セグメンテーション線によって複数の他のプレート部分から分離され、前記セグメンテーション線が、水平方向である第１の方向に延びるセグメンテーション線の第１のセットと、前記第１の方向に垂直である前記第２の方向に延びるセグメンテーション線の第２のセットとを備える、活性化することと

を含み、

前記プレート部分及び前記複数の他のプレート部分を含む複数のプレート部分が複数の列および複数の行をなして配列され、

前記プレート・ドライバを含む複数のプレート・ドライバの各々は、前記複数の行の各々においてプレート部分に結合され、

前記複数のプレート・ドライバの各々は、前記複数の列のうちの少なくとも２つにおけるプレート部分に結合される、

方法。

【請求項２１】

前記プレート部分を活性化することは、前記プレート部分に結合されたプレート線に第１の電圧を印加することを含む、請求項２０に記載の方法。

【請求項２２】

前記第１の方向に延びるディジット線に前記ターゲット・メモリ・セルを接続するために、前記プレート部分の上に配設されたメモリ・セルに結合されたワード線に第１の電圧を印加することをさらに含む、請求項２０に記載の方法。

【請求項２３】

前記ディジット線上の第２の電圧に基づいて前記ターゲット・メモリ・セルと関連づけられた論理値を決定することをさらに含む、請求項２２に記載の方法。

【請求項２４】

前記ターゲット・メモリ・セルと関連づけられた論理値を設定するために第２の電圧を前記ディジット線に印加することをさらに含む、請求項２２に記載の方法。

【請求項２５】

複数のセグメンテーション線によって分離された複数のプレート部分であって、前記複数のセグメンテーション線は、水平方向である第１の方向に延びるセグメンテーション線の第１のセットと、前記第１の方向に垂直である第２の方向に延びるセグメンテーション線の第２のセットとを備える、複数のプレート部分と、

垂直方向である前記第２の方向に延びる１つ以上のプレート線のうちの個別のプレート線によって前記複数のプレート部分に結合された複数のプレート・ドライバを備えるプレート・ドライバ構成要素と、

前記プレート・ドライバ構成要素と電子通信するコントローラであって、前記装置に、

ターゲット・メモリ・セルの場所を識別させ、

前記ターゲット・メモリ・セルの前記場所に対応する前記複数のプレート部分の１つを活性化させる

ように動作可能であるコントローラと

を備え、

前記複数のプレート部分が複数の列および複数の行をなして配列され、

前記複数のプレート・ドライバの各々は、前記複数の行の各々においてプレート部分に結合され、

前記複数のプレート・ドライバの各々は、前記複数の列のうちの少なくとも２つにおけるプレート部分に結合される、

電子メモリ装置。

【請求項２６】

前記コントローラが、ディジット線に前記ターゲット・メモリ・セルを接続するために、前記装置に、前記ターゲット・メモリ・セルに結合されたワード線に第１の電圧を印加させるようにさらに動作可能である、請求項２５に記載の装置。

【請求項２７】

前記コントローラは、前記装置に、前記ディジット線上の第２の電圧に基づいて前記ターゲット・メモリ・セルと関連づけられた論理値を決定させるようにさらに動作可能である、請求項２６に記載の装置。

【請求項２８】

前記コントローラは、前記ターゲット・メモリ・セルと関連づけられた論理値を設定するために、前記装置に、第２の電圧を前記ディジット線に印加させるようにさらに動作可能である、請求項２６に記載の装置。

【請求項２９】

ターゲット・メモリ・セルの場所を決定するための手段と、

垂直方向である第２の方向に延びる１つ以上のプレート線のうちの個別のプレート線を介して、前記ターゲット・メモリ・セルの前記場所に対応するプレート部分に接続されたプレート・ドライバによって、前記プレート部分を活性化するための手段であって、前記プレート部分はセグメンテーション線によって複数の他のプレート部分から分離され、前記セグメンテーション線は、前記垂直方向である前記第２の方向に延びるセグメンテーション線の第１のセットと、水平方向である第１の方向に延びるセグメンテーションの第２のセットとを備える、活性化するための手段と

を備え、

前記プレート部分及び前記複数の他のプレート部分を含む複数のプレート部分が複数の列および複数の行をなして配列され、

前記プレート・ドライバを含む複数のプレート・ドライバの各々は、前記複数の行の各々においてプレート部分に結合され、

前記複数のプレート・ドライバの各々は、前記複数の列のうちの少なくとも２つにおけるプレート部分に結合される、

装置。

【請求項３０】

複数の他のプレート部分を、非活性化された状態に設定するための手段

をさらに備える、請求項２９に記載の装置。

【請求項３１】

前記プレート部分を活性化するための前記手段は、前記プレート部分に結合されたプレート線に第１の電圧を印加するための手段を含む、請求項２９に記載の装置。

【請求項３２】

前記垂直方向に延びるディジット線に前記ターゲット・メモリ・セルを接続するために、前記プレート部分の上に配設されたメモリ・セルに結合されたワード線に第１の電圧を印加するための手段

をさらに備える、請求項２９に記載の装置。

【請求項３３】

前記ディジット線上の第２の電圧に基づいて前記ターゲット・メモリ・セルと関連づけられた論理値を決定するための手段

をさらに備える、請求項３２に記載の装置。

【請求項３４】

前記ターゲット・メモリ・セルと関連づけられた論理値を設定するために第２の電圧を前記ディジット線に印加するための手段

をさらに備える、請求項３２に記載の装置。」

第３ 引用文献、引用発明等

１．引用文献１について

（２）引用発明

ア 上記（１）アの段落００１４の「列デコーダＣＤＥＣおよび行デコーダＲＤＥＣを備えた集積メモリ」との記載から、引用文献１には、「列デコーダＣＤＥＣおよび行デコーダＲＤＥＣを備えた集積メモリ」が記載されていると認められる。

イ 上記（１）アの段落００１４の「メモリは・・・メモリセルＭＣを有しており、このメモリセルはビット線ＢＬｉ、ワード線ＷＬｉ、およびプレート形線路セグメントＰＬｉの交点に位置する」との記載から、引用文献１には、「メモリは、メモリセルＭＣを有しており、このメモリセルはビット線ＢＬｉ、ワード線ＷＬｉ、およびプレート形線路セグメントＰＬｉの交点に位置して」いることが記載されていると認められる。

ウ 上記（１）アの段落００１４の「プレート形線路セグメントＰＬｉは・・・幅広の条片として示され」との記載、及び上記（１）イで摘記した図１の記載から、引用文献１には、「プレート形線路セグメントＰＬｉは、幅広の条片として示され」ることが記載されていると認められる。

エ 上記（１）イで摘記した図１の記載を参照すると、図面上側に、ＤＲＶ０ないしＤＲＶ２にそれぞれ接続されるプレート形線路セグメントＰＬ０ないしＰＬ２が右から左へ順次配置され、また、図面下側には、ＤＲＶ１０ないしＤＲＶ１２にそれぞれ接続されるプレート形線路セグメントＰＬ１０ないしＰＬ１２が右から左へ順次配置されることが読み取れるから、引用文献１には、“縦横方向に、複数行、複数列のプレート形線路セグメントＰＬｉが配置されて”いることが記載されていると認められる。

オ 上記（１）イで摘記した図１の記載を参照すると、縦方向に並んだ「ＰＬ２」と「ＰＬ１２」の組と、同じく縦方向に並んだ「ＰＬ１」と「ＰＬ１１」の組との間には、両者を分離する“縦方向の仮想分離線”が存在するといえる。同様に、縦方向に並んだ「ＰＬ１」と「ＰＬ１１」の組と、同じく縦方向に並んだ「ＰＬ０」と「ＰＬ１０」の組との間には、両者を分離する“縦方向の仮想分離線”が存在するといえ、また、横方向に並んだ「ＰＬ２」と「ＰＬ１」と「ＰＬ０」の組と、同じく横方向に並んだ「ＰＬ１２」と「ＰＬ１１」と「ＰＬ１０」の組との間には、両者を分離する“横方向の仮想分離線”が存在するといえる。

したがって、引用文献１には、“複数行、複数列のプレート形線路セグメントＰＬｉは、縦方向の２本の仮想分離線と横方向の１本の仮想分離線によって分離されて”いることが記載されていると認められる。

カ 上記（１）ウで摘記した図３の記載から、メモリセルＭＣにはＢＬｉが接続されており、これと、上記（１）アの段落００１５の「メモリセルは選択トランジスタＴおよびメモリキャパシタＣを有しており、・・・メモリセルＭＣに配属されたビット線ＢＬｉはトランジスタＴの制御可能区間を介してメモリキャパシタＣの一方の電極に接続されている」との記載を合わせると、引用文献１には、“メモリセルＭＣに配属されたビット線ＢＬｉはメモリセルＭＣに接続されて”いることが記載されていると認められる。

キ 上記（１）イで摘記した図１の記載から、「ビット線ＢＬ０．．．３」、「ＢＬ４．．．７」及び「ＢＬ８．．．１１」は、“縦方向に延びる”ことが読み取れ、また、それぞれのビット線は、対応する「センスアンプＳＡ」に接続されることが読み取れるから、上記（１）アの段落００１６の「各ビット線路ＢＬｉは所属のセンスアンプＳＡおよび相応のトランジスタＡを介して４つのローカルデータ線路ＬＤＱのうちの１つに接続されており」との記載も合わせると、引用文献１には、“縦方向に延びる各ビット線路ＢＬｉは所属のセンスアンプＳＡに接続されて”いることが記載されていると認められる。

ク 上記（１）イで摘記した図１の記載から、ドライバユニットＤＲＶ０は対応するプレート形線路セグメントＰＬ０に接続され、ドライバユニットＤＲＶ１は対応するプレート形線路セグメントＰＬ１に接続され、以下、同様に、ドライバユニットＤＲＶｉは対応するプレート形線路セグメントＰＬｉに接続されていることが読み取れ、これと、上記（１）アの段落００１７の「列選択線路ＣＳＬｉは各ドライバユニットＤＲＶｉを介して各メモリセルフィールドＡＲｉのプレート形線路セグメントＰＬｉのそれぞれに接続されている」との記載も合わせると、引用文献１には、“複数のドライバユニットＤＲＶｉは、対応するプレート形線路セグメントＰＬｉのそれぞれに接続されている”ことが記載されていると認められる。

ケ 上記ア～クの検討から、上記引用文献１には次の発明（以下、「引用発明」という。）が記載されていると認められる。

「 列デコーダＣＤＥＣおよび行デコーダＲＤＥＣを備えた集積メモリであって、（段落００１４）

前記メモリは、メモリセルＭＣを有しており、このメモリセルはビット線ＢＬｉ、ワード線ＷＬｉ、およびプレート形線路セグメントＰＬｉの交点に位置しており、（段落００１４）

前記プレート形線路セグメントＰＬｉは、幅広の条片として示され、（段落００１４、図１）

縦横方向に、複数行、複数列のプレート形線路セグメントＰＬｉが配置されており、（図１）

前記複数行、複数列のプレート形線路セグメントＰＬｉは、縦方向の２本の仮想分離線と横方向の１本の仮想分離線によって分離されており、（図１）

メモリセルＭＣに配属されたビット線ＢＬｉはメモリセルＭＣに接続されており、（段落００１５、図３）

縦方向に延びる各ビット線路ＢＬｉは所属のセンスアンプＳＡに接続されており、（段落００１６、図１）

複数のドライバユニットＤＲＶｉは、対応するプレート形線路セグメントＰＬｉのそれぞれに接続されている（段落００１７、図１）

集積メモリ。」

第４ 対比・判断

１．本願発明１について

（１）対比

本願発明１と引用発明とを対比すると、次のことがいえる。

ア（ア）引用発明の「プレート形線路セグメントＰＬ」は、本願発明１の「プレート部分」に相当し、引用発明の「前記複数行、複数列のプレート形線路セグメントＰＬｉ」を分離する「縦方向の２本の仮想分離線と横方向の１本の仮想分離線」は本願発明１の「複数のプレート部分」を分離する「セグメンテーション線」に相当する。

したがって、引用発明の「複数の仮想分離線」によって分離された「複数行、複数列のプレート形線路セグメントＰＬｉ」は、本願発明１の「複数のセグメンテーション線によって分離された複数のプレート部分」に相当する。

（イ）引用発明の「縦方向」「横方向」は、それぞれ本願発明１の「垂直方向」「水平方向」に相当するから、引用発明の「縦方向の２本の仮想分離線」は、本願発明１の「垂直方向である第２の方向に延びるセグメンテーション線」の「セット」に相当する。

また、引用発明の「横方向の１本の仮想分離線」は単数であるから、引用発明の「横方向の１本の仮想分離線」と本願発明１の「水平方向である第１の方向に延びるセグメンテーション線の第１のセット」とは、“水平方向である第１の方向に延びるセグメンテーション線”である点で共通している。

したがって、引用発明と本願発明１とは、“前記複数のセグメンテーション線が、水平方向である第１の方向に延びるセグメンテーション線と、垂直方向である第２の方向に延びるセグメンテーション線のセットとを備える”点で共通する。

（ウ）上記（ア）、（イ）の検討から、引用発明と本願発明１とは、後記する点で相違するものの“複数のセグメンテーション線によって分離された複数のプレート部分であって、前記複数のセグメンテーション線が、水平方向である第１の方向に延びるセグメンテーション線と、垂直方向である第２の方向に延びるセグメンテーション線のセットとを備える、複数のプレート部分”を備える点で共通している。

イ（ア）引用発明の「メモリセル」は本願発明１の「メモリ・セル」に相当し、引用発明の「メモリセル」は、「ビット線ＢＬｉ、ワード線ＷＬｉ、およびプレート形線路セグメントＰＬｉの交点に位置して」いるから、複数のプレート形線路セグメントＰＬｉの各々に対応付けて“配設され”ているといえる。

そうすると、引用発明の“複数のプレート形線路セグメントＰＬｉの各々に対応付けて配設されているメモリセル”と本願発明１の「複数のプレート部分の各々の上に配設された少なくとも１つのメモリ・セル」とは、“複数のプレート部分の各々に対応付けて配設された少なくとも１つのメモリ・セル”である点で共通する。

（イ）引用発明の「ビット線」、「センスアンプＳＡ」は、それぞれ本願発明１の「ディジット線」、「感知構成要素」に相当する。

そして、引用発明の「メモリセルＭＣ」は、「メモリセルＭＣに配属されたビット線ＢＬｉ」に「接続され」ている一方で、「縦方向に延びる各ビット線路ＢＬｉは所属のセンスアンプＳＡに接続されて」いるから、「メモリセルＭＣ」は、「メモリセルＭＣに配属された縦方向に延びるビット線ＢＬｉ」を介して「センスアンプＳＡに接続されて」いるといえる。

そうすると、“メモリセルＭＣは、メモリセルＭＣに配属された縦方向に延びるビット線ＢＬｉを介してセンスアンプＳＡに接続されている”引用発明と、「メモリ・セルの各々は、前記第１の方向に延びる複数のディジット線のうちの１つを介して感知構成要素に結合される」本願発明１とは、“メモリ・セルの各々は、複数のディジット線のうちの１つを介して感知構成要素に結合される”点で共通している。

（ウ）上記（ア）、（イ）の検討から、引用発明と本願発明１とは、後記する点で相違するものの“複数のプレート部分の各々に対応付けて配設された少なくとも１つのメモリ・セルであって、メモリ・セルの各々は、複数のディジット線のうちの１つを介して感知構成要素に結合される、少なくとも１つのメモリ・セル”を備える点で共通している。

ウ（ア）引用発明の「ドライバユニットＤＲＶ」は本願発明１の「プレート・ドライバ」に相当するから、引用発明の「複数のドライバユニットＤＲＶｉ」は本願発明１の「複数のプレート・ドライバを備えるプレート・ドライバ構成要素」に相当する。

そして、引用発明の「複数のドライバユニットＤＲＶｉ」の各々は、「対応するプレート形線路セグメントＰＬｉのそれぞれに接続されている」から、本願発明１の「前記複数のプレート・ドライバの各々は、前記垂直方向である前記第２の方向に延びる１つ以上のプレート線のうちの個別のプレート線によって前記複数のプレート部分の少なくとも１つに接続される」こととは、“複数のプレート・ドライバの各々は、複数のプレート部分の少なくとも１つに接続される”ことである点で共通している。

（イ）上記（ア）の検討から、引用発明と本願発明１とは、後記する点で相違するものの、“複数のプレート・ドライバを備えるプレート・ドライバ構成要素であって、前記複数のプレート・ドライバの各々は、複数のプレート部分の少なくとも１つに接続される、プレート・ドライバ構成要素”を備える点で共通している。

エ 引用発明は、「縦横方向に、複数行、複数列のプレート形線路セグメントＰＬｉが配置されて」いるから、引用発明と本願発明１とは、“複数のプレート部分が複数の列および複数の行をなして配列され”ている点で共通している。

オ 引用発明の「集積メモリ」は、電子的なメモリ装置であるから、本願発明１の「電子メモリ装置」に対応する。

カ 上記ア～オの検討から、本願発明１と引用発明との間には、次の一致点、相違点があるといえる。

（一致点）

「複数のセグメンテーション線によって分離された複数のプレート部分であって、前記複数のセグメンテーション線が、水平方向である第１の方向に延びるセグメンテーション線と、垂直方向である第２の方向に延びるセグメンテーション線のセットとを備える、複数のプレート部分と、

前記複数のプレート部分の各々に対応付けて配設された少なくとも１つのメモリ・セルであって、メモリ・セルの各々は、複数のディジット線のうちの１つを介して感知構成要素に結合される、少なくとも１つのメモリ・セルと、

複数のプレート・ドライバを備えるプレート・ドライバ構成要素であって、前記複数のプレート・ドライバの各々は、前記複数のプレート部分の少なくとも１つに接続される、プレート・ドライバ構成要素と

を備え、

前記複数のプレート部分が複数の列および複数の行をなして配列される、

電子メモリ装置。」

（相違点）

（相違点１）複数のセグメンテーション線に関して、本願発明１は、「水平方向である第１の方向に延びるセグメンテーション線の第１のセット」を備えるのに対し、引用発明は横方向の１本の仮想分離線を備えるものの、仮想分離線の「セット」を備えるものではない点。

（相違点２）本願発明１はメモリ・セルがプレート部分の「上に」配設されているのに対して、引用発明はメモリセルがプレート形線路セグメントＰＬの「上に」配設されているか否かは明らかでない点。

（相違点３）本願発明１は、ディジット線が「第１の方向（水平方向）」に延びるのに対して、引用発明は、ビット線ＢＬが「縦方向」に延びている点。

（相違点４）本願発明１は、複数のプレート・ドライバの各々が、「垂直方向である第２の方向に延びる１つ以上のプレート線のうちの個別のプレート線によって」複数のプレート部分に接続されるのに対して、引用発明は「プレート線」の構成が特定されていない点。

（相違点５）本願発明１は、「複数のプレート・ドライバの各々は、複数の行の各々においてプレート部分に結合され」、「前記複数のプレート・ドライバの各々は、複数の列のうちの少なくとも２つにおけるプレート部分に結合される」のに対して、引用発明はそのようになっていない点。

（２）相違点についての判断

事案に鑑み、上記相違点５について先に検討する。

引用発明は、複数のドライバユニットＤＲＶｉの各々が対応するプレート形線路セグメントＰＬｉのそれぞれに接続されるものであるから、一つのドライバユニットＤＲＶは一つのプレート形線路セグメントＰＬに接続されるものであって、複数のプレート形線路セグメントＰＬに接続されるものではない。

そして、引用文献１には、「複数のドライバユニットＤＲＶｉの各々を複数の行の各々においてプレート形線路セグメントＰＬに結合すること」や、「複数のドライバユニットＤＲＶｉの各々を複数の列のうちの少なくとも２つにおけるプレート形線路セグメントＰＬに結合すること」については記載も示唆もされていない。

また、「複数のドライバユニットＤＲＶｉの各々を複数の行の各々においてプレート形線路セグメントＰＬに結合すること」や、「複数のドライバユニットＤＲＶｉの各々を複数の列のうちの少なくとも２つにおけるプレート形線路セグメントＰＬに結合すること」が、本願の優先日前に当該技術分野における周知技術であったということもできない。

したがって、他の相違点について判断するまでもなく、本願発明１は、当業者であっても引用発明に基づいて容易に発明できたものであるとはいえない。

２．本願発明２～６について

本願発明２～６は、本願発明１を直接・間接に引用するものであるから、本願発明１と同じ理由により、当業者であっても、引用発明に基づいて容易に発明できたものとはいえない。

３．本願発明７、１４、２０、２５、２９について

本願発明７、１４、２０、２５、２９は、本願発明１の上記相違点５に係る構成と同様の構成を備えるものであるから、本願発明１と同様の理由により、当業者であっても、引用発明に基づいて容易に発明できたものとはいえない。

４．本願発明８～１３、１５～１９、２１～２４、２６～２８、３０～３４について

本願発明８～１３、１５～１９、２１～２４、２６～２８、３０～３４は、それぞれ、本願発明７、１４、２０、２５、２９を直接・間接に引用するものであるから、本願発明１と同様の理由により、当業者であっても、引用発明に基づいて容易に発明できたものとはいえない。

第５ 原査定の概要及び原査定についての判断

原査定は、請求項１～１３、１６～３６について上記引用文献１に基づいて、当業者が容易に発明できたものであるから、特許法第２９条第２項の規定により特許を受けることができないというものである。しかしながら、令和４年４月８日付け手続補正により補正された請求項１～３４は、上記相違点５に対応する構成を有するものとなっており、上記のとおり、本願発明１～３４は、上記引用文献１に記載された発明に基づいて、当業者が容易に発明できたものではない。したがって、原査定を維持することはできない。

第６ 当審拒絶理由について

＜特許法第３６条第６項第２号について＞

当審では、請求項１～３６の各請求項の記載では、「セグメンテーション線」、「プレート線」、及び「プレート部分」の相互の関係が不明確であるとの拒絶の理由を通知しているが、令和４年４月８日付けの補正において、各請求項が補正された結果、この拒絶の理由は解消した。

第７ むすび

以上のとおり、本願発明１～３４は、当業者が引用発明に基づいて容易に発明をすることができたものではない。

したがって、原査定の理由によっては、本願を拒絶することはできない。

また、他に本願を拒絶すべき理由を発見しない。

よって、結論のとおり審決する。