2019-012015

特願２０１７－５０１４２３「スイッチから構成されるパワーモジュールの動作を制御するためのシステムおよび方法」拒絶査定不服審判事件〔平成２８年　６月　２日国際公開，ＷＯ２０１６／０８４３２４，平成２９年　８月　３日国内公表，特表２０１７－５２１９８９、請求項の数（８）〕について，次のとおり審決する。

【結　論】 原査定を取り消す。 本願の発明は，特許すべきものとする。

【理　由】 第１　手続の経緯 本願は，２０１５年１１月１２日（パリ条約による優先権主張外国庁受理２０１４年１１月２６日（以下，「優先日」という。）　欧州特許庁）を国際出願日とする出願であって，その手続の経緯は以下のとおりである。 平成２９年　１月１１日　　：翻訳文，手続補正書の提出 平成３０年　３月１４日付け：拒絶理由通知 平成３０年　５月３０日　　：意見書の提出 平成３０年１０月３０日付け：拒絶理由通知 平成３１年　１月１５日　　：意見書，手続補正書の提出 令和　１年　６月　３日付け：拒絶査定 令和　１年　９月１１日　　：審判請求書、手続補正書の提出 令和　１年１１月　７日付け：拒絶理由（最後の拒絶理由）通知書 令和　１年１２月２６日　　：意見書，手続補正書の提出 令和　２年　５月１５日　　：前置報告書 令和　２年　６月１７日　　：上申書の提出 令和　２年　７月２２日付け：拒絶理由通知 令和　２年　７月３０日　　：意見書，手続補正書の提出 第２　本願発明 本願請求項１乃至８に係る発明（以下、それぞれ「本願発明１」乃至「本願発明８」という。）は，令和２年７月３０日の手続補正で補正された特許請求の範囲の請求項１乃至８に記載された事項により特定される発明であり，本願発明１は以下のとおりの発明である。 「　　【請求項１】 スイッチから構成されるパワーモジュールの動作を制御するためのシステムであって、 各スイッチは、並列に接続される複数のパワーダイから構成され、 該システムは、 前記パワーモジュールのパワーダイごとに前記パワーダイの温度を検知する温度センサと、 前記パワーダイの前記検知された温度に基づいて、前記パワーダイの導通時間を短縮する１つのコントローラーと を備え、 前記１つのコントローラーによって、前記複数のパワーダイのそれぞれの温度検知結果を入力として取得し、前記検知された温度が、前記複数のパワーダイ全てにわたる平均ダイ温度より高いパワーダイに関して前記導通時間を短縮する制御を行う ことを特徴とする、システム。」 なお，請求項２乃至８の概要は以下のとおりである。 本願発明２乃至７は，本願発明１を減縮した発明である。 本願発明８は，本願発明１に対応する方法の発明であり，本願発明１とカテゴリ表現が異なるだけの発明である。 第３　引用文献，引用発明等 １　引用文献１について ア　令和１年６月３日付けの拒絶査定（以下、「原査定」という。）の拒絶の理由で引用され，本願の優先日前に既に公知である，引用文献１（米国特許出願公開第２０１２／０３１３５９５号明細書）には，関連する図面とともに次の技術的事項が記載されている。 （当審注：下線は，参考のために当審で付与したものである。以下同様。） Ａ　「[0004] Technical advantages are generally achieved by embodiments of the present invention which provide a system, structure and method for reducing the size of a dc-dc switching converter.」 当審訳；　「[0004]　技術的な利点は，一般に，dc-dcスイッチング変換器のサイズを低減するためのシステム，構造及び方法を提供する本発明の実施形態によって達成される。」 Ｂ　「[0025] Referring initially to FIG. 1, a block diagram of a power conversion scheme for providing regulated voltages is illustrated in accordance with an embodiment. In response to the detected voltages (not shown) at the outputs of a plurality of power blocks 100, a controller 102 is capable of generating a variety of control signals used to control the operation of each power block 100. The controller 102 may employ a variety of power converter control schemes such as current mode control, voltage mode control, hysteresis control, any combination thereof and the like. The controller 102 may control a power block 100. Alternatively, the controller 102 may control a plurality of power blocks 100 to form amulti-phase converter or a multi-output converter. Each power block 100 has an input coupled to a bus voltage Vin. In accordance with an embodiment, the bus voltage Vin is a regulated voltage of 12V, which is generated by an isolated dc-dc converter (not shown) from a 48V telecommunication bus (not shown). The power block 100 has an output coupled to a load 104. Depending on the voltages from the power block 100, the load 104 may be a core processor, a field-programmable gate array (FPGA), a memory circuit, general purpose input/output circuits and the like. The detailed schematic diagram of the power block 100 will be described below with respect to FIGS. 2 and 3.」 当審訳；　「[0025]　最初に図1を参照すると，一実施形態に従って図示される調整された電圧を提供するための電力変換方式のブロック図である。複数のパワーブロック100の出力において検出された電圧(図示せず)に応答して，コントローラ102は，各パワーブロック100の動作を制御するための各種制御信号を生成することができる。コントローラ102は，電流モード制御，電圧モード制御，ヒステリシス制御，およびそれらの任意の組合せなどのような電力変換器の制御方式を適用することができる。コントローラ102は，パワーブロック100を制御することができる。あるいは，コントローラ102は，多相コンバータ,多出力コンバータを形成するために複数のパワーブロック100を制御することができる。各パワーブロック100は，母線電圧Vinに結合される入力を有する。一実施形態によれば，母線電圧Vinは12Vの調整電圧48V，通信バス(図示せず)から単離されたDC-DCコンバータ(図示せず)により生成される。パワーブロック100は，負荷104に結合された出力を有する。パワーブロック100からの電圧に応じて，負荷104は，コア・プロセッサ，フィールド・プログラマブル・ゲート・アレイ(FPGA)，メモリ回路，汎用入力/出力回路等であってもよい。パワーブロック100の詳細な概略図を図2および図3を参照して以下に説明する。」 Ｂ　「[0029] As shown in FIG. 2, both high side switch SW1 and low side switch SW2 are n-type metal oxide semiconductor (NMOS) transistors. The high side switch SW1 has a drain coupled to the positive terminal of the input bus, and a source coupled to the drain of the low side switch SW2. It should be noted that the junction point between the high side switch SW1 and the low side switch SW2 is commonly referred to as the phase of a buck dc-dc converter. As shown in FIG. 2, both the gates of the high switch SW1 and the low side switch SW2 are controlled by the controller 102 through the driver 202. The driver 202 can amplify the small signal control signals from the controller 102 to a higher level so that both the high side switch SW1 and the low side switch SW2 can turn on or off sharply to avoid unnecessary switching losses. The driver 202 is powered by the input voltage Vin (not shown but illustrated in FIG. 3). [0030] FIG. 3 illustrates in further detail a schematic diagram of the power block 100 shown in FIG. 2. The power block 100 may comprise three power terminals, namely Vin, Vo and GND. In addition, the power block 100 comprises a variety of signal terminals including Io, Tj, ON/OFF, PWM, X1 and X2. The power block 100 may be able to measure the current flowing through the power block and report the measured current value through the signal terminal Io. Furthermore, the power block 100 is capable of reporting the junction temperature of the power block 100. [0031] In accordance with an embodiment, the power block 100 may employ a monolithic semiconductor die. In other words, the high side switch SW1, the low side switch SW2 and the driver 202 may be fabricated on a single semiconductor die. The driver 202 may comprise a temperature detection circuit to detect the junction temperature of the monolithic semiconductor die and report the junction temperature through the signal terminal Tj to an external thermal management unit (not shown). The ON/OFF signal terminal is used to control the operation of the power block 100. In response to an enable signal applied tothe ON/OFF signal terminal, the power block enters an active mode in which both the high switch SW1 and the low side switch SW2 are controlled by the PWM signal from the controller 102 (illustrated in FIG. 2). On the other hand, when a disable signal is applied to the ON/OFF terminal, both the high side switch SW1 and the low side switch SW2 are shut down immediately.」 当審訳；　「[0029]　図2に示すように，ハイサイドスイッチSW1とローサイドスイッチSW2は共にn型金属酸化物半導体(NMOS)トランジスタである。ハイサイドスイッチSW1は，入力バスの正極端子と接続されるドレインと，ローサイドスイッチSW2のドレインに結合されるソースとを有する。なお，ハイサイドスイッチSW1とローサイドスイッチSW2との接続点は降圧型DC-DCコンバータの位相と呼ばれることに留意されたい。図2に示すように，ハイサイドスイッチSW1とローサイドスイッチSW2のゲートはドライバ202を介してコントローラ102により制御される。駆動部202は，制御部102からの制御信号を増幅してより高いレベルにすることができ，それによって，不必要な切り換えロスを回避するために，ハイサイドスイッチSW1とローサイドスイッチSW2の両方を急激にオンまたはオフにすることができる。ドライバ202は，入力電圧Vinによって駆動される(図示しないが図3に示されている)。 [0030]　図3は，図2に示したブロック100の概略図を更に詳細に示しているパワーブロック100は3個のパワー端子，即ちVin，VoとGNDとを含んでいてもよい。また，パワーブロック100は，Io，Tj，ON/OFF，PWM，X1およびX2を含む信号の種々の端末とを備えている。パワーブロック100は，パワーブロックに流れる電流を測定し，信号端子Ioにより測定された電流値を報告することができる。また，パワーブロック100は，パワーブロック100のジャンクション温度を報告することができる。 [0031]　一実施形態によれば，パワーブロック100は，モノリシック半導体ダイを使用することができる。換言すれば，ハイサイドスイッチSW1とローサイドスイッチSW2およびドライバ202は，単一の半導体ダイ上に製造することができる。ドライバ202は，モノリシック半導体ダイのジャンクション温度を検出し，信号端子Tjを介してジャンクション温度を外部の熱管理装置(図示せず)に報告する温度検出回路を備えることができる。ON/OFF信号端子は，パワーブロック100の動作を制御するために使用される。ON/OFF信号端子に印加されるイネーブル信号に応答して，パワーブロックでは，ハイサイドスイッチSW1とローサイドスイッチSW2との両方は，コントローラ102からのPWM信号によって制御される(図2に示す)，アクティブモードに入る。一方，ディセーブル信号は，ON/OFF端子に印加されると，ハイサイドスイッチSW1とローサイドスイッチSW2の両方が即座に遮断される。」 Ｃ　「Figure 1 」 （図１を参照すると，“コントローラにパワーブロック100が並列に接続される”態様が読み取れる。） Ｄ　「Figure 2 」 Ｅ　「Figure 3 」 イ　上記Ａ乃至Ｅの記載からすると，上記引用文献１には次の発明（以下，「引用発明」という。）が記載されていると認められる。 「スイッチング変換器のシステムであって コントローラは，複数のパワーブロックを制御するものであり， ハイサイドスイッチSW1とローサイドスイッチSW2のゲートはドライバを介してコントローラにより制御され， パワーブロックは，パワーブロックのジャンクション温度を報告し， パワーブロックは，半導体ダイを使用するものであり，ハイサイドスイッチSW1とローサイドスイッチSW2およびドライバは，半導体ダイ上に製造するものであって， ドライバは，半導体ダイのジャンクション温度を検出し，信号端子Tjを介してジャンクション温度を外部の熱管理装置に報告する温度検出回路を備え， パワーブロックでは，ハイサイドスイッチSW1とローサイドスイッチSW2との両方は，コントローラからのPWM信号によって制御される， システム。」 ２　引用文献２について ア　原査定の拒絶の理由で引用され，本願の優先日前に既に公知である，引用文献２（米国特許第７８３４５９８号明細書）には，関連する図面とともに次の技術的事項が記載されている。 Ｆ　「While this architecture is targeted for use in battery chargers, it can be applied to many different DC-DC converters that operate at high duty cycles. The invention can be also used in any kind of step-down DC-DC converter, where the power switches are integrated. If the power switches are integrated in the controller, the output current can be adjusted based on the thermal capacity of the IC package. Using an on-chip thermal measurement as in FIG. 6,when the IC package reaches its upper temperature limit, the controller's frequency and/or the output current can be decreased. By way of example, onemight choose to reduce the frequency below the controller's normal switching frequency when the thermal limit is reached, and then to lower the current when a lower limit on the switching frequency is reached. In this way, the device optimizes itself based on junction temperature when needed. This approach allows much higher available output current than the worst-case analysis would suggest. Conventional thermal design margin no longer constrains the actual current limit.」（第４欄第４０行乃至第５８行） 当審訳；　「このアーキテクチャは，バッテリ充電器に使用することを目標とするが，それは高いデューティーサイクルで動作する多くの異なるDC-DCコンバータに適用することができる。本発明は，電源スイッチが集積されている，任意の種類の降圧型DC-DCコンバータに適用することができる。 電源スイッチは，コントローラに統合されている場合，出力電流は，ICパッケージの熱的容量に基づいて調整することができる。図6に示すようにオンチップ熱的測定を用いて，ICパッケージはその上限温度に達すると，制御装置の周波数および/または出力電流を低減することができる。一例として，熱限界に達したときには，コントローラの通常のスイッチング周波数より下の周波数を低減することを選択することができ，その後，スイッチング周波数の下限に達したときに電流を低下させる。このようにして，装置は，必要に応じてジャンクション温度に基づいて，それ自体を最適化する。このアプローチは，最悪の場合の分析が示唆するよりもはるかに高い使用可能な出力電流を可能にする。従来の熱設計マージンより長いが，実際の電流の上限値を制限するものではない。」 Ｇ　「 FIG.6 」 イ　上記Ｆ及びＧの記載からすると，上記引用文献２には次の技術が記載されていると認められる。 「電源スイッチが集積されているコンバータであって， 電源スイッチは，コントローラに統合されている場合，出力電流は，ICパッケージの熱的容量に基づいて調整することができるものであって， オンチップ熱的測定を用いて，ICパッケージはその上限温度に達すると，制御装置の周波数および/または出力電流を低減することによって，ジャンクション温度に基づいて，それ自体を最適化する， コンバータ。」 ３　引用文献３について ア　原査定の拒絶の理由で引用され，本願の優先日前に既に公知である，引用文献３（米国特許出願公開第２０１１／０１９３５４２号明細書）には，関連する図面とともに次の技術的事項が記載されている。 Ｈ　「[0009] Embodiments of the present invention relate to circuits and methods for regulating and/or controlling integrated circuits such as drivers and switching regulators. In one aspect, the circuit generally includes a first switch configured to control or regulate a current, voltage drop or voltage boost; a first regulator or driver configured to transmit first pulses to the first switch, the pulses having a first pulse width; and pulse width modulation circuitry configured to (i) reduce the first pulse width when a first thermal threshold is met and (ii) increase the first pulse width when a second thermal threshold is met, the second thermal threshold being less than the first thermal threshold.」 当審訳；　「[0009]　本発明の実施形態は，ドライバ及びスイッチング・レギュレータのような集積回路を調節し，及び／又は制御するための回路および方法に関するものである。一態様では，回路は，一般的に，電流，電圧降下，電圧上昇を制御したり規制するための第一スイッチを含むものであり，第一のレギュレータ又はドライバは，第一パルス幅を有する第一パルスを第一スイッチに送信するものであって，パルス幅変更回路は，（i）第一熱閾値になるとパルス幅を減少させ，（ii）第一熱閾値より低い第二熱閾値になるとパルス幅を増加させるものである。」 Ｉ　「[0024] When the die temperature reaches the upper thermal limit threshold (e.g., about 140℃±5℃), the duty-cycle of the LED channels are automatically limited (action 132 in FIG. 2) by pulse width modulation (PWM) control circuitry (e.g., 240 in FIG. 3) and gradually reduced to lower on-chip power dissipation, keeping the die temperature at or slightly below the upper temperature limit. This allows the LED open fault(100 in FIG. 2) to be safely detected without the device 310 (FIG. 4) going into OTP shutdown (e.g., action 42 in FIG. 1) before the boost voltage reaches the OVP voltage limit (e.g., result 122 in FIG. 2). When the boost voltage (e.g., at node 322 in FIG. 4) finally reaches the OVP limit (OVP=1), the LED open channel is detected (action 104 in FIG. 2) and disabled (action 106 in FIG. 2), and the boost voltage at node 322 will regulate downwards using a voltage drop across another LED string (see, e.g., one of LED strings 320a-320f in FIG. 4). When the boost voltage (e.g., at node 322) reaches its nominal operating level, on-chip power dissipation is minimized and the die temperature decreases below a lower thermal threshold (e.g., for safe operation of the IC; generally, a temperature of about 125℃±5℃), and the thermal feedback circuit 250 (FIG. 3) will gradually reduce or remove its duty-cycle limiting function on the LED channels (e.g.,through PWM driver circuitry 210).」 当審訳；「[0024]　ダイ温度は，上限温度閾値(例えば，約140℃±5℃)に達すると，LEDチャネルのデューティサイクルは，パルス幅変調(PWM)制御回路(例えば，図3の240)により自動的に制限され(図2の動作132)，チップ上の電力消費を減らすように徐々に減少し，ダイ温度を上限温度か，それより少し低い温度に維持する。これにより，デバイス310が，昇圧電圧がOVP電圧限界 (例えば，図2の結果122)に到達する前にOTPシャットダウン(例えば，図1の動作42)することなく，LEDのオープン故障 (図2の100)は安全に検知される。昇圧電圧(例えば，図4のノード322)は，最終的にOVP制限値(OVP=1)に達すると，LEDオープンが検出され(図2の動作104)，ディセーブルされ(図2の動作106)と，ノード322におけるブースト電圧は，別のLEDストリング(例えば，図4のLEDストリング320a-320fの一つ)での電圧降下を用いて下方へ調節される。昇圧電圧(例えば，ノード322)がその通常動作レベルに到達したとき，チップでの電力消費が最小化され，ダイの温度が下側温度閾値(例えば，ICが安全に動作する温度であって，一般に，約125℃±5℃)以下に減少すると，フィードバック回路250(図3)はLEDチャネルのデューティサイクル制限機能を徐々に低減または排除する(例えば，PWMドライバ回路210を介して)。」 Ｊ　「[0048] The IC 310 may constantly monitor the die temperature during operation (e.g., by use of thermal feedback logic 250 in FIG. 3, circuit 500 in FIG. 5A, or circuit 550 in FIG. 5B). If the die temperature exceeds the OTP threshold, the duty-cycle of all LED channels 320 will be reduced appropriately by PWM control logic 240 (FIG. 3) to maintain die temperature just below the OTP limit. When the die temperature is more than a threshold amount (e.g., 15-30℃) below the OTP threshold, the duty-cycle limiting threshold will be adjusted appropriately by the PWM control logic 240 to allow a larger duty-cycle. Duty cycle control can be relatively easily implemented when the relationship between PWM duty cycle and die temperature increase is approximately linear (e.g., a reduction in duty cycle from 100% to 50% decreases the rate of die temperature increase by one-half). Alternatively, instead of reducing the duty cycle, OTP limits can be avoided by controlling the voltage drop (e.g., keeping the voltage drop below a predetermined maximum) across the LED driver switches 212-217.」 当審訳；　「[0048]　集積回路310は，動作中のダイ温度を常に監視しても良い (例えば，図3の熱フィードバック論理回路250，図5Aの回路500，又は図5Bの回路550を使用する)。ダイ温度は，OTPの閾値を超える場合，全LEDチャンネル320のデューティサイクルは，ダイ温度がOTP限界より低くなるように，PWM制御ロジック240(図3)によって適切に低減される。ダイ温度が，OTPの閾値より下の閾値量(例えば，15-30℃)以上である場合には，PWM制御論理240により，デューティサイクル制限閾値はより大きなデューティサイクルを可能にするように適切に調整される。PWMデューティサイクルとダイ温度の上昇との間の関係はほぼ線形である(例えば，100%から50%へのデューティサイクルの減少は，ダイ温度の上昇レートを半分に減少させる)。その代わりに，デューティサイクルを減少させずに，LEDドライバスイッチ212－217間の電圧降下（例えば，電圧降下を予め定められた最大値以下に維持すること）を制御することによってOTP限界を避けることができる。」 Ｋ　「 FIG.6 」 イ　上記Ｈ乃至Ｋの記載からすると，上記引用文献３には次の技術が記載されていると認められる。 「ドライバ及びスイッチング・レギュレータのような集積回路を調節し，及び／又は制御するための回路であって， ダイ温度は，上限温度閾値に達すると，LEDチャネルのデューティサイクルは，パルス幅変調(PWM)制御回路により自動的に制限され，チップ上の電力消費を減らすように徐々に減少し，ダイ温度を上限温度か，それより少し低い温度に維持するものであって， ダイ温度は，OTPの閾値を超える場合，全LEDチャンネルのデューティサイクルは，ダイ温度がOTP限界より低くなるように，PWM制御ロジックによって適切に低減される， 回路。」 ４　引用文献５について 原査定の拒絶の理由で引用され，本願の優先日前に既に公知である，引用文献５（米国特許出願公開第２００６／０２２１５２７号明細書）には，関連する図面とともに，次の技術的事項が記載されている。 Ｌ　「[0009] For example, FIG. 3 is a graph of transistor gate threshold voltage as a function of temperature, for a transistor such as the transistor Q of FIG. 1. As FIG. 3 shows, the transistor gate threshold voltage Vth has negative temperature coefficient. Consequently, when some locations of the die (particularly nearthe center) start running at a higher temperature, the Vth of these locations drops, and the transistor gain Gm forces a localized increase of currentdensity. The higher current causes further gain increase that ultimately results in the thermal runaway and catastrophic failure of the device.」 当審訳；　「[0009]　たとえば，図3は，図1のトランジスタQのようなトランジスタの場合の，温度の関数としてのトランジスタゲート閾値電圧のグラフである。図3に示されるように，トランジスタゲート閾値電圧Vthは，負の温度係数を有する。ダイのいくつかの場所（特に中央付近）が，他の場所よりも高い温度で動作し始めるとき，これらの場所のVthが降下し，トランジスタ利得Gmによって，電流密度が局所的に増加せざるを得なくなる。電流が多くなると，利得がさらに増加し，結果として，最終的には，デバイスに熱暴走及び壊滅的な故障が生じる。」 Ｍ　「[0094] In the example where the controllable semiconductor 102 is a MOSFET, as shown in FIG.8, the controllable semiconductor 102 is associated with various operating parameters, some of the parameters relating to parameters that can be externally controlled, some of the parameters being measurable (e.g., by asensor), and some of the parameters being associated with the controllable semiconductor 102 itself. For example, operating parameters of the controllable semiconductor 102 that can be measured include (but are not limited to) drain voltage, gate voltage, gate current, average drain device current, peak drain current, RMS drain current, die temperature, case temperature, junction temperature (TJ), switching frequency, and duty cycle.」 当審訳；　「[0094]　図8に示されるような，制御可能な半導体102がMOSFETである例では，制御可能な半導体102は種々の動作パラメータに関連付けられ，それらのパラメータのうちのいくつかは，外部から制御することができるパラメータに関連し，それらのパラメータのうちのいくつかは測定可能であり（たとえば、センサによる），それらのパラメータのうちのいくつかは，制御可能な半導体102そのものに関連付けられる。たとえば，測定することができる制御可能な半導体102の動作パラメータは、（限定はしないが）ドレイン電圧，ゲート電圧，ゲート電流，平均ドレインデバイス電流，ピークドレイン電流，RMSドレイン電流，ダイ温度，ケース温度，接合部温度（TJ），スイッチング周波数，及びデューティサイクルを含む。」 Ｎ　「 FIG.3 」 Ｏ　「 FIG.8 」 ５　引用文献ａについて ア　原査定の拒絶の理由で引用され，本願の優先日前に既に公知である，引用文献ａ（特開２００９－１４８０３２号公報）には，関連する図面とともに，次の技術的事項が記載されている。 Ｐ　「【００２４】 実施の形態３． 図４は本発明にかかる並列電源システムの実施の形態３の概略の機能ブロック図である。図５は本実施の形態のＣＰＵ装置の動作を示すフローチャートである。図４において、本実施の形態の並列電源システム１０１においては、各電源装置５０Ａ，５０Ｂ，５０Ｃは、それぞれ温度を検出する温度検出手段として、温度センサ２４を有している。 【００２５】 図５に沿ってＣＰＵ装置２０の動作を説明する。ＣＰＵ装置２０は、システムの運転が始まるとバランス情報として、自電源装置５０Ａの検出温度の送信を行う（ステップＳ３１）。次いで、他電源装置５０Ｂ，５０Ｃから送られて来る検出温度を受信する（ステップＳ３２）。 【００２６】 その後、ＣＰＵ装置２０は、自他電源装置５０Ａ，５０Ｂ，５０Ｃの検出温度から平均温度を算出し（ステップＳ３３）、この平均温度と自装置の検出温度との差分とから自電源装置の目標電圧値の補正をする。たとえば、平均温度と自装置の検出温度との差分に比例した値だけ目標電圧値を下げる（ステップＳ３４）。最後に、自電源装置５０Ａの運転が終了か否かを確認して、終了でなければ上記の処理を繰り返す（ステップＳ３５）。 【００２７】 このような構成の並列電源システムによれば、検出温度をバランス情報として送受信するとともに、自他装置の検出温度から平均温度を算出し、自電源装置の検出温度と平均温度との差分に基づいて目標電圧値を補正するので、システム内の複数台の電源装置５０Ａ，５０Ｂ，５０Ｃの内、異種の電源装置が存在しても、温度条件も考慮したバランス運転を容易に実現することができる。」 Ｑ　「図４ 」 Ｒ　「図５ 」 イ　上記Ｐ乃至Ｒの記載からすると，上記引用文献ａには次の技術が記載されていると認められる。 「並列電源システムであって， 各電源装置５０Ａ，５０Ｂ，５０Ｃは，それぞれ温度を検出する温度検出手段として，温度センサを有しており， ＣＰＵ装置は，自他電源装置５０Ａ，５０Ｂ，５０Ｃの検出温度から平均温度を算出し，この平均温度と自装置の検出温度との差分とから自電源装置の目標電圧値の補正をするものであって，平均温度と自装置の検出温度との差分に比例した値だけ目標電圧値を下げる、 並列電源システム。」 ６　引用文献αについて 原査定の拒絶の理由で引用され，本願の優先日前に既に公知である，引用文献α（国際公開第２０１４／０４１９２２号）には，関連する図面とともに，次の技術的事項が記載されている。 Ｓ　「[００３３] 制御装置９０は、電圧計５６、５７（図３）の計測結果に基づいて、複数の昇降圧コンバータ４１を、同期制御する。すなわち、複数の昇降圧コンバータ４１が、同一の入力情報に基づいて同期制御される。具体的には、複数の昇降圧コンバータ４１に与えるＰＷＭ電圧のパルス幅が等しくなる条件の下で、スイッチング素子４２Ａ、４２Ｂのゲート電極に印加するＰＷＭ電圧のパルス幅を変化させる。複数の昇降圧コンバータ４１の制御は、インバータ５１、５２の制御とは独立して行われる。」 ７　引用文献βについて 原査定の拒絶の理由で引用され，本願の優先日前に既に公知である，引用文献β（特開２０００－１１６１４９号公報）には，関連する図面とともに，次の技術的事項が記載されている。 Ｔ　「【００２３】 このような主回路構成及び制御回路６により、各インバータ２２～２Ｎの出力周波数及び位相をマスタインバータ２1のそれらに一致させた同期制御を得ることができる。そして、従来の同期制御に必要とした通信回路による同期制御信号の伝送が不要になり、しかも、整合トランス３１～３Ｎの二次側が直列接続されることから１つの電流検出器６1による電流検出のみで済み、同期制御回路が簡単になる。」 第４　対比・判断 １　本願発明１について （１）対比 本願発明１と引用発明とを対比する。 ア　引用発明は，「スイッチング変換器のシステム」であり，「コントローラは，複数のパワーブロックを制御するものであり，ハイサイドスイッチSW1とローサイドスイッチSW2のゲートはドライバを介してコントローラにより制御され」るものである。 ここで，引用発明の「コントローラ」，「ハイサイドスイッチSW1とローサイドスイッチSW2」，「システム」は，それぞれ本願発明１の「コントローラー」，「スイッチ」，「システム」に対応するものであって，引用発明の「パワーブロック」は，“パワーモジュール”であるといえるから，引用発明において，コントローラが，「複数のパワーブロックを制御」し，「ハイサイドスイッチSW1とローサイドスイッチSW2のゲート」をドライバを介して「制御」することは，“スイッチから構成されるパワーモジュールの動作を制御する”ことに他ならない。 よって，本願発明１と引用発明とは，後記の点で相違するものの，“スイッチから構成されるパワーモジュールの動作を制御するためのシステム”であって、“コントローラーを備える”点で一致している。 イ　引用発明は，「パワーブロックは，半導体ダイを使用するものであり，ハイサイドスイッチSW1とローサイドスイッチSW2およびドライバは，半導体ダイ上に製造する」ものであり，「半導体ダイ」は“パワーダイ”といえるから，「ハイサイドスイッチSW1とローサイドスイッチSW2」は“パワーダイから構成される”といえる。 さらに，上記「第３　１　引用文献１について」のＣから，“コントローラにパワーブロック100が並列に接続される”態様が読み取れるので，“各スイッチ”は“並列に接続されるパワーダイから構成される”ものであるといえる。 よって，本願発明１と引用発明とは，後記の点で相違するものの，“各スイッチは，並列に接続される複数のパワーダイから構成され”る点で一致している。 ウ　引用発明は，「パワーブロックは，半導体ダイを使用するものであり，ハイサイドスイッチSW1とローサイドスイッチSW2およびドライバは，半導体ダイ上に製造する」ものであることから，パワーブロックの半導体ダイごとにスイッチとドライバが設けられていることは明らかである。 そして，引用発明は，「ドライバは，半導体ダイのジャンクション温度を検出し，信号端子Tjを介してジャンクション温度を外部の熱管理装置に報告する温度検出回路を備え」るものであるところ，前記「ジャンクション温度」とは，スイッチのジャンクション温度であって，スイッチが設けられている“パワーダイの温度”といえ，「温度検出回路」は“温度センサ”といえるから，引用発明では，“パワーダイごとに前記パワーダイの温度を検知する温度センサを備える”といえる。 よって，本願発明１と引用発明とは，後記の点で相違するものの，“パワーモジュールのパワーダイごとに前記パワーダイの温度を検知する温度センサを備える”点で一致している。 上記ア乃至ウの検討から，本願発明１と引用発明とは，次の一致点及び相違点を有する。 ＜一致点＞ 「　スイッチから構成されるパワーモジュールの動作を制御するためのシステムであって， 各スイッチは，並列に接続される複数のパワーダイから構成され， 該システムは， 前記パワーモジュールのパワーダイごとに前記パワーダイの温度を検知する温度センサと， コントローラーと， を備えることを特徴とする，システム。」 ＜相違点１＞ 本願発明１の「コントローラー」は，「前記パワーダイの前記検知された温度に基づいて、ダイの導通時間を短縮する」ものであって，「前記複数のパワーダイのそれぞれの温度検知結果を入力として取得し、前記検知された温度が、前記複数のパワーダイ全てにわたる平均ダイ温度より高いパワーダイに関して前記導通時間を短縮する制御を行う」ものであるのに対して，引用発明の「コントローラ」は，「各パワーブロックの動作を制御する」ものの，本願発明１のような，検知された温度に基づいて，ダイの導通時間を短縮する制御を行うことが開示されていない点。 ＜相違点２＞ 本願発明１では，コントローラは「１つ」としているのに対して，引用発明では，コントローラが１つであるとは特定していない点。 （２）相違点についての判断 事案に鑑み，先に相違点１について検討する。 上記引用文献２には，上記「第３　２　イ」に示したように，電源スイッチが集積されたコンバータにおいて，「オンチップ熱的測定を用いて，ICパッケージはその上限温度に達すると，制御装置の周波数および/または出力電流を低減することによって，ジャンクション温度に基づいて，それ自体を最適化する」技術が開示されており，スイッチから構成される電源回路において，オンチップ熱的測定を用いて測定されたスイッチのジャンクション温度が上限温度に達すると，制御装置の周波数又は出力電流を低減するという技術が記載されている。 また，上記引用文献３には，上記「第３　３　イ」に示したように，ドライバ及びスイッチング・レギュレータのような集積回路を調節し，及び／又は制御するための回路において，「ダイ温度は，上限温度閾値に達すると，LEDチャネルのデューティサイクルは，パルス幅変調(PWM)制御回路により自動的に制限され，チップ上の電力消費を減らすように徐々に減少し，ダイ温度を上限温度か，それより少し低い温度に維持する」技術が開示されており，スイッチから構成される電源回路において，ダイ温度が上限温度閾値に達すると，パルス幅変調(PWM)制御回路によりデューティサイクルを減少させるという技術が記載されている。 引用文献２，３に開示された上記技術は，いずれも，スイッチから構成される電源回路において，スイッチのダイ温度の測定結果が上限値に達すると温度が上昇しないように制御する技術であるといえるが，“平均ダイ温度より高いパワーダイに関して導通時間を短縮する制御”を行う技術を開示するものではない。 また，上記引用文献ａには，上記「第３　５　イ」に示したように，並列電源システムにおいて，「自他電源装置５０Ａ，５０Ｂ，５０Ｃの検出温度から平均温度を算出し，この平均温度と自装置の検出温度との差分とから自電源装置の目標電圧値の補正をするものであって，平均温度と自装置の検出温度との差分に比例した値だけ目標電圧値を下げる」技術が開示されており，これは，複数の電源装置からなる並列電源システムにおいて，各電源装置の検出温度から平均温度を算出し，この平均温度と自装置の検出温度との差分に比例した値だけ目標電圧値を下げるという技術を示すものである。 してみると，引用文献ａには，各電源装置の検出温度から算出した平均温度に基づいて電源装置の目標電圧値を制御するという技術は開示されているといえるが，“平均ダイ温度より高いパワーダイに関して導通時間を短縮する制御”を行う技術は開示されていない。 さらに，上記引用文献５，引用文献α，引用文献βには，それぞれ，上記「第３　４」，「第３　６」「第３　７」に示される技術的事項が記載されているが，いずれも，“平均ダイ温度より高いパワーダイに関して導通時間を短縮する制御”を行う技術は開示されていない。 したがって，本願発明の“平均ダイ温度より高いパワーダイに関して導通時間を短縮する制御”するという上記相違点１に係る構成は，引用発明，及び引用文献２，３，５，ａ，α，βに記載された技術のいずれにも開示されておらず，本願優先日における周知技術を考慮しても，当業者であれば導き出すことが容易であるとする根拠も見いだせない。 してみると，上記相違点２について判断するまでもなく，本願発明１は，当業者であっても，引用発明，及び引用文献２，３，５，ａ，α，βに記載された技術に基づいて容易に発明できたものとはいえない。 ２　本願発明２乃至４について 本願発明２乃至７は，請求項１を引用するものであって，本願発明１と同じ理由により，当業者であっても，引用発明，及び引用文献２，３，５，ａ，α，βに記載された技術に基づいて容易に発明できたものとはいえない。 ３　本願発明８について 本願発明６は，本願発明１とカテゴリ表現のみ異なるものであって，本願発明１と同じ理由により，当業者であっても，引用発明，及び引用文献２，３，５，ａ，α，βに記載された技術に基づいて容易に発明できたものとはいえない。 第５　原査定の概要及び原査定についての判断 原査定は，請求項１及び８について上記引用文献１乃至３，ａ，α，βに基づいて，請求項２乃至７について上記引用文献１乃至３，５，ａ，α，βに基づいて，当業者が容易に発明できたものであるから，特許法第２９条第２項の規定により特許を受けることができないというものである。 しかしながら，令和２年７月３０日付けの手続補正により補正された請求項１，８には，それぞれ「前記１つのコントローラーによって，前記複数のパワーダイのそれぞれの温度検知結果を入力として取得し，前記検知された温度が，前記複数のパワーダイ全てにわたる平均ダイ温度より高いパワーダイに関して前記導通時間を短縮する制御を行う」という技術的事項，「前記パワーダイの導通時間を短縮するステップは，前記１つのコントローラーによって，前記複数のパワーダイのそれぞれの温度検知結果を入力として取得し，前記検知された温度が，前記複数のパワーダイ全てにわたる平均ダイ温度より高いパワーダイに関して前記導通時間を短縮する制御を行う」という技術的事項を有するものとなっており，上記のとおり，本願発明１乃至８は，引用文献１に記載された発明，及び引用文献２，３，５，ａ，α，βに記載された技術に基づいて，当業者が容易に発明できたものではない。 したがって，原査定を維持することはできない。 第６　当審拒絶理由について １　特許法第３６条第６項第２号について 当審では，請求項１乃至７の「デバイス」という記載の意味が不明確であるとの拒絶理由を通知しているが，令和２年７月３０日付けの手続補正において，「システム」と補正された結果，この拒絶理由は解消した。 第７　むすび 以上のとおり，本願発明１乃至８は，当業者が，引用文献１に記載された発明，及び引用文献２，３，５，ａ，α，βに記載された技術に基づいて，当業者が容易に発明できたものではない。 したがって，原査定の理由によっては，本願を拒絶することはできない。 また，他に本願を拒絶すべき理由を発見しない。 よって，結論のとおり審決する。