2018-016332

特願２０１４－　５３３８７「ＬＳＩチップ積層システム」拒絶査定不服審判事件〔平成２７年１０月　５日出願公開，特開２０１５－１７６４３５，請求項の数（５）〕について，次のとおり審決する。

【結　論】 原査定を取り消す。 本願の発明は、特許すべきものとする。

【理　由】 第１　手続の経緯 本件審判請求に係る出願（以下，「本願」という。）は，平成２６年３月１７日の出願であって，平成２９年３月１６日付けで審査請求がなされ，平成３０年４月２４日付けで拒絶理由通知（同年５月１日発送）がなされ，同年６月２６日付けで意見書が提出されるとともに，同日付けで手続補正がなされたが，同年９月５日付けで拒絶査定（同年９月７日謄本送達）がなされた。 これに対して，「原査定を取り消す，本願の発明は特許すべきものとする、との審決を求める。」ことを請求の趣旨として，平成３０年１２月６日付けで本件審判請求がなされるとともに，同日付けで手続補正がなされた。 そして，令和元年１１月１１日付けで当審拒絶理由通知（同年１１月１２日発送）がなされ，令和２年１月９日付けで意見書が提出されるとともに，同日付けで手続補正がなされたものである。 第２　原査定の概要 原査定（平成３０年９月５日付け拒絶査定）の概要は次のとおりである。 本願の請求項１～７に係る発明は，以下の引用文献１～４に基づいて，その発明の属する技術の分野における通常の知識を有する者（以下，「当業者」という。）が容易に発明できたものであるから，特許法第２９条第２項の規定により特許を受けることができない。 引用文献等一覧 １．特開２０１３－１７５７３２号公報 ２．特開２０１１－２１７１６９号公報 ３．特開２０１１－１１３５１６号公報 ４．特開２０１２－２１６１０９号公報 第３　本願発明 ア　本願請求項１～５に係る発明（以下，それぞれ「本願発明１」～「本願発明５」という。）は，令和２年１月９日付けの手続補正で補正された特許請求の範囲の請求項１～５に記載された事項により特定される発明であり，本願発明１は以下のとおりの発明である。 「画像データに対するプロセスを実行可能な１以上のプロセッサが搭載された複数のプロセッサチップと、 前記プロセッサが入力及び出力する画像データを記憶し、前記プロセッサで実行される各プロセス間の通信用バッファが割り当てられるメモリを含むメモリチップと、 互いに積層された複数の前記プロセッサチップ及び前記メモリチップの間を、通信可能に接続する複数の信号線を含む貫通バスと を含むＬＳＩチップ積層システムであって、 複数の前記プロセッサチップ上の前記プロセッサで実行される各プロセスは、 前記貫通バスを介して、前記メモリチップに記憶された画像データを、論理的に異なる複数の通信チャネルを用いて同時に読み込み、 他のプロセスの状態に直接依存することなくそれぞれ独立かつ並列に画像データに対する演算を処理し、 前記貫通バスは、複数の物理的通信チャネルに分けられており、また、各物理的通信チャネルは、通信に使用するタイムスロットにより定義される複数の論理的通信チャネルに分けられる、 ＬＳＩチップ積層システム。」 イ　なお，本願発明２～本願発明５は，本願発明１を直接・間接に減縮した発明である。 第４　引用文献に記載されている技術的事項及び引用発明の認定 １　引用文献１について ア　本願の出願日前に頒布（又は電気通信回線を通じて公衆に利用可能となった文献である）され，原審の拒絶の査定の理由である上記平成３０年４月２４日付けの拒絶理由通知において引用された上記引用文献１には，図面とともに，以下の技術的事項が記載されている。 （当審注：下線は，参考のために当審で付与したものである。） Ａ　「【請求項１】 半導体パッケージ内に複数のＬＳＩを積層した半導体装置であって、 パッケージ基板と、 前記パッケージ基板に接続され、前記半導体パッケージの外部とデータ通信を行うための通信回路を有する第１ＬＳＩと、 前記第１ＬＳＩの上方に配置され、複数の第１ビット線及び複数の第１ワード線の交点に設けられた複数の第１メモリセルを具備する第１記憶装置を有する第２ＬＳＩと、 前記第２ＬＳＩの上方に配置され、前記第１記憶装置の記憶情報を用いて演算処理を行うための第３ＬＳＩと、 前記第２ＬＳＩを貫通して設けられ、前記第１、第２及び第３ＬＳＩを互いに電気的に接続するための第１貫通電極とを有し、 前記パッケージ基板と前記第３ＬＳＩを接続するための第１ボンディングワイヤをさらに有し、 前記第１貫通電極を介して、前記第１、第２及び第３ＬＳＩに第１電源が供給され、 前記第１ボンディングワイヤを介して、前記第３ＬＳＩに前記第１電源とは電圧の異なる第２電源が供給されることを特徴とする半導体装置。」 Ｂ　「【００１３】 図１には、積層されたLSIの一形態が示される。積層されたLSIの積層断面が図示されている。本形態においては、パッケージ基板PKGBの上層に外部通信LSI(COMLSI)が積層され、その上層にデータの記憶を行うメモリLSI(MEMLSI)が2枚積層され、またその上層に演算器を搭載した演算LSI(LGLSI)が2枚積層される。外部通信LSIは、この積層LSI外のシステム基板上の部品との間で通信周波数1GHzを超える高速な有線通信を行う回路を備え、積層LSI外部との高速通信はこの外部通信LSIを介して行う。外部通信LSIは回路・配線面をパッケージ基板側に向けたフリップ接続をされる。メモリLSIは、DRAMや、SRAM、フラッシュメモリ、磁性体メモリなどが該当する。演算LSIには、CPUなど汎用のプロセッサや、グラフィックス・アクセラレータなどの専用プロセッサや、加算器や乗算器などの演算回路を多数ならべてその間をスイッチ回路で接続した動的再構成可能プロセッサや、FPGAを搭載するLSIが該当する。」 Ｃ　「【００２８】 このシステムの典型的な動作は、外部通信LSIがパッケージ外部から画像や通信パケットなど処理対象データを積層されたメモリLSIに読み込み、このデータに対して演算LSIが何らかの演算処理を行う。そして、その結果をメモリLSIに格納し、その結果を外部通信LSIがメモリLSIから外のストレージやネットワークに出力するというものになる。このように、外部演算LSIが受信したデータをメモリLSIに格納し、そのデータを演算LSIが演算する動作、又は演算LSIが演算したデータをメモリLSIに格納し、そのデータを外部通信LSIがパッケージ外部に出力する動作に対して、本実施例の積層LSIは、外部通信LSI、メモリLSIそして演算LSIが順に積層されているため、外部通信LSIと演算LSIがメモリLSI内のメモリを共有でき、さらにデータの送受信の順序に対応して各LSIが配置されているため、外部通信LSIとメモリLSI間、演算LSIとメモリLSI間の通信を効率よく行うことが可能である。」 Ｄ　「【００３７】 図２は、演算LSIの１実施の形態を示す。PUは演算を行うプロセッシング・ブロックであり、DMAはデータ転送ブロックであり、PERIは割込み制御やクロック制御やタイマなどを含む周辺回路ブロックであり、3DIFAはメモリLSIとの通信するためのシリコン貫通電極信号群であり、3DDRAはLSIが3DIRAを用いて行う通信を制御するための制御ブロックであり、3DIFAと3DDRAとを併せて他のLSIとの入出力ポートを構成する。（以下略）」 イ　ここで，上記引用文献１に記載されている事項を検討する。 （ア）上記Ａの記載，及び上記Ｂの「本形態においては、パッケージ基板PKGBの上層に外部通信LSI(COMLSI)が積層され、その上層にデータの記憶を行うメモリLSI(MEMLSI)が2枚積層され、またその上層に演算器を搭載した演算LSI(LGLSI)が2枚積層される」との記載からすると，引用文献１には， “半導体パッケージの外部とデータ通信を行うための通信回路を有する外部通信ＬＳＩと， 複数のメモリセルを具備する記憶装置を有する複数のメモリＬＳＩと， 前記記憶装置の記憶情報を用いて演算処理を行うための複数の演算ＬＳＩと， 前記メモリＬＳＩを貫通して設けられ，前記外部通信ＬＳＩ，前記メモリＬＳＩ及び前記演算ＬＳＩを互いに電気的に接続するための第１貫通電極と を含む，半導体パッケージ内に複数のＬＳＩを積層した半導体装置” が記載されている。 （イ）そして，上記Ｄの「図２は、演算LSIの１実施の形態を示す」及び「3DIFAはメモリLSIとの通信するためのシリコン貫通電極信号群」との記載からすると，上記（ア）で検討した「第１貫通電極」は，“複数の信号線から構成される”ものであると認められる。 （ウ）上記Ｃの「このシステムの典型的な動作は、外部通信LSIがパッケージ外部から画像や通信パケットなど処理対象データを積層されたメモリLSIに読み込み、このデータに対して演算LSIが何らかの演算処理を行う。そして、その結果をメモリLSIに格納し、その結果を外部通信LSIがメモリLSIから外のストレージやネットワークに出力するというものになる」との記載からすると，引用文献１の半導体装置は，“外部通信ＬＳＩがパッケージ外部から画像や通信パケットなど処理対象データを積層されたメモリＬＳＩに読み込み，このデータに対して演算ＬＳＩが何らかの演算処理を行い，その結果を前記メモリＬＳＩに格納し，その結果を前記外部通信ＬＳＩが前記メモリＬＳＩから外のストレージやネットワークに出力する”ものであると認められる。 ウ　以上，（ア）ないし（ウ）で指摘した事項を踏まえると，引用文献１には，次の発明（以下，「引用発明」という。）が記載されているものと認められる。 半導体パッケージの外部とデータ通信を行うための通信回路を有する外部通信ＬＳＩと， 複数のメモリセルを具備する記憶装置を有する複数のメモリＬＳＩと， 前記記憶装置の記憶情報を用いて演算処理を行うための複数の演算ＬＳＩと， 前記メモリＬＳＩを貫通して設けられ，前記外部通信ＬＳＩ，前記メモリＬＳＩ及び前記演算ＬＳＩを互いに電気的に接続する複数の信号線から構成される第１貫通電極と を含む，半導体パッケージ内に複数のＬＳＩを積層した半導体装置であって， 前記外部通信ＬＳＩがパッケージ外部から画像や通信パケットなど処理対象データを積層された前記メモリＬＳＩに読み込み，このデータに対して前記演算ＬＳＩが何らかの演算処理を行い，その結果を前記メモリＬＳＩに格納し，その結果を前記外部通信ＬＳＩが前記メモリＬＳＩから外のストレージやネットワークに出力する ことを特徴とする半導体装置。 ２　引用文献２について ア　本願の出願日前に頒布（又は電気通信回線を通じて公衆に利用可能となった文献である）され，原審の拒絶の査定の理由である上記平成３０年４月２４日付けの拒絶理由通知において引用された上記引用文献２には，図面とともに，以下の技術的事項が記載されている。 （当審注：下線は，参考のために当審で付与したものである。） Ｅ　「【発明が解決しようとする課題】 【０００９】 本発明は、一つまたは複数のLSIによりノードを形成し、該ノードを高密度貫通ビア（ThroughSilicon Via、TSV）を使用して複数個積層し、該積層ノードを多重バスから成る超並列バスで結合し、各ノードへのパケット転送専用のバスを設けて並列転送を行うバス構成とすることにより、上記従来のパケット交換システムにおける各種バス方式の問題点を解消することのできる、パケット交換システムを提供することを課題とする。」 Ｆ　「【００２６】 ［実施形態２（１対多専用バス）］ パケット転送において、ARP(AddressResolution Protocol)のような問い合わせ等のルータ間の情報交換には、全ルータに同じ要求を出すブロードキャスト（放送型）の送信も多く行われ、また、映像や音声などのマルチメディアデータの配信には、あるグループに同じデータを送るマルチキャストも行われる。これらブロードキャスト及びマルチメディアは、従来の固定化された専用バスによる１対１通信方式では全てのノードにデータを転送するフラッディングを行って、多数のバスを占有してしまい、通常のパケット通信に支障を与える恐れがあることから、バスの使用権獲得と転送の面からみて、効率のよい通信の実現が困難であった。」 ３　引用文献３について ア　本願の出願日前に頒布（又は電気通信回線を通じて公衆に利用可能となった文献である）され，原審の拒絶の査定の理由である上記平成３０年４月２４日付けの拒絶理由通知において引用された上記引用文献３には，図面とともに，以下の技術的事項が記載されている。 （当審注：下線は，参考のために当審で付与したものである。） Ｇ　「【請求項１】 複数のLSIチップを含むLSIチップ積層システムであって、 チップ間で積層方向に共通する領域を貫通するビアを介したチップ間共通信号によりチップ間で積層方向に接続され、データ信号とアドレス信号およびバス制御信号からなるチップ間共有バスと、 チップ間共有バスを介して送られてくるバス制御信号に基づいて、チップ間共有バスへのチップ平面内バスを介した各チップからのチップ間共有バスの駆動を調停制御するチップ間共有バス制御部と、 チップ間共有バス内のデータ信号とチップ平面内バスのデータ信号との接続を、スイッチ設定信号に従って選択的に設定するバス接続スイッチ部と を備え 複数のチップ間共有バス制御部と、それにより制御されるバス接続スイッチ部により、論理的に複数の通信を同時に行う LSIチップ積層システム。」 ４　引用文献４について ア　本願の出願日前に頒布（又は電気通信回線を通じて公衆に利用可能となった文献である）され，原審の拒絶の査定の理由である上記平成３０年４月２４日付けの拒絶理由通知において引用された上記引用文献４には，図面とともに，以下の技術的事項が記載されている。 （当審注：下線は，参考のために当審で付与したものである。） Ｈ　【００２２】 ＜２．第１の実施の形態＞ ［２－１．第１の実施の形態の構成］ 図２は、本技術の画像信号処理部に相当するノイズ除去部の第１の実施の形態の構成を示している。ノイズ除去部２０は、縮小部２１、ノイズ除去処理部２２、拡大部２３、混合部２４を備えている。 【００２３】 縮小部２１は、入力画像の縮小を行う。縮小部２１は、例えば第１縮小処理部２１-1と第２縮小処理部２１-2および第３縮小処理部２１-3を備えている。第１縮小処理部２１-1は、入力画像を第１のサイズ（例えば１／３倍のサイズ：縮小率３３．３３％）に縮小して、第１縮小画像の画像信号をノイズ除去処理部２２に出力する。第２縮小処理部２１-2は、入力画像を第２のサイズ（例えば１／９倍のサイズ：縮小率１１．１１％）に縮小して、第２縮小画像の画像信号をノイズ除去処理部２２に出力する。第３縮小処理部２１-3は、入力画像を第２のサイズ（例えば１／１８倍のサイズ：縮小率５．５６％）に縮小して、第３縮小画像の画像信号をノイズ除去処理部２２に出力する。」 第５　対比・判断 １　本願発明１について （１）対比 ア　本願発明１と引用発明とを対比する。 （ア）引用発明の「メモリＬＳＩ」，「演算ＬＳＩ」は，それぞれ，本願発明１の「メモリチップ」，「プロセッサチップ」に相当する。そして，引用発明の「第１貫通電極」は，互いに積層された複数の演算ＬＳＩ及びメモリＬＳＩの間を，通信可能に接続する複数の信号線から構成されるものであることから，本願発明１の「貫通バス」に相当する。 （イ）引用発明の「半導体装置」は，積層した「複数のＬＳＩ」と「第１貫通電極」を含むものであることから，本願発明１の「ＬＳＩチップ積層システム」に相当する。 （ウ）引用発明の「半導体装置」は，「前記外部通信ＬＳＩがパッケージ外部から画像や通信パケットなど処理対象データを積層された前記メモリＬＳＩに読み込み，このデータに対して前記演算ＬＳＩが何らかの演算処理を行い，その結果を前記メモリＬＳＩに格納」するものであるから，引用発明の「演算ＬＳＩ」は，画像データに対する何らかの処理であるプロセスを実行可能なものであり，引用発明の「メモリＬＳＩ」は，演算ＬＳＩが入力及び出力する画像データを記憶する記憶装置を含むものであるといえる。 イ　以上から，本願発明１と引用発明とは，以下の点で一致し，また，以下の点で相違する。 （一致点） 画像データに対するプロセスを実行可能な１以上のプロセッサが搭載された複数のプロセッサチップと、 前記プロセッサが入力及び出力する画像データを記憶するメモリを含むメモリチップと、 互いに積層された複数の前記プロセッサチップ及び前記メモリチップの間を，通信可能に接続する複数の信号線を含む貫通バスと を含むＬＳＩチップ積層システム。 （相違点１） 本願発明１の「メモリチップ」が「プロセッサで実行される各プロセス間の通信用バッファが割り当てられる」ものであるのに対して，引用発明の「メモリＬＳＩ」は通信用バッファを含むものであるか不明である点。 （相違点２） 本願発明１のプロセッサで実行される各プロセスは，「前記貫通バスを介して、前記メモリチップに記憶された画像データを、論理的に異なる複数の通信チャネルを用いて同時に読み込み、」「他のプロセスの状態に直接依存することなくそれぞれ独立かつ並列に画像データに対する演算を処理」するものであるのに対し，引用発明の「画像や通信パケットなど処理対象データを積層された前記メモリＬＳＩに読み込み，このデータに対して前記演算ＬＳＩが何らかの演算処理を行」う処理がどのように行われるのか明記されていない点。 （相違点３） 本願発明１の「貫通バス」は，「複数の物理的通信チャネルに分けられており、また、各物理的通信チャネルは、通信に使用するタイムスロットにより定義される複数の論理的通信チャネルに分けられる」ものであるのに対し，引用発明の「第１貫通電極」は，どのような構成をしているのか明記されていない点。 （２）相違点についての判断 事案に鑑み，先に相違点３について検討する。 引用文献１ないし引用文献３に記載されるように，「ＬＳＩチップ積層システム」は，周知技術であるところ，引用文献３に記載されるように，複数のチップ間において，「論理的に複数の通信を同時に行う」技術についてまでは，本願出願日前に周知技術であったといえる。 しかしながら，「貫通バス」が「複数の物理的通信チャネルに分けられており、また、各物理的通信チャネルは、通信に使用するタイムスロットにより定義される複数の論理的通信チャネルに分けられる」構成を備える点については，引用文献１ないし引用文献４には記載されておらず，本願出願日前に周知技術または技術常識であるともいえない。 したがって，他の相違点について判断するまでもなく，本願発明１は，当業者であっても，引用発明，引用文献２ないし引用文献４に記載の技術に基づいて容易に発明できたものであるとはいえない。 ２　本願発明２ないし本願発明４について 本願発明２ないし本願発明４も，本願発明１と同様に，「貫通バス」が「複数の物理的通信チャネルに分けられており、また、各物理的通信チャネルは、通信に使用するタイムスロットにより定義される複数の論理的通信チャネルに分けられる」構成を備えるものであるから，上記「１　本願発明１について」と同じ理由により，当業者であっても，引用発明，引用文献２ないし引用文献４に記載の技術に基づいて容易に発明できたものとはいえない。 第６　当審拒絶理由について １　特許法第３６条第６項第１号について 当審では， 『本願発明が解決しようとする課題は，「複数のチップに配置されたプロセッサ間の通信における、データ通信容量の保証や通信データの到達最大遅延時間の保証が難しく、大容量のデータ通信を行いながらもリアルタイム性が要求されるシステムの設計が困難であるという課題」であると認められるところ， 請求項１記載の発明では，「複数の前記プロセッサチップ上の前記プロセッサで実行される各プロセスは、前記貫通バスを介して、前記メモリチップに記憶された画像データを、論理的に異なる複数の通信チャネルを用いて同時に読み込み、」「他のプロセスの状態に直接依存することなくそれぞれ独立かつ並列に画像データに対する演算を処理する」と記載されるに留まり， 「論理的に異なる複数の通信チャネルを用いて同時に読み込み、」「それぞれ独立かつ並列に画像データに対する演算を処理する」ことによって，「データ通信容量の保証や通信データの到達最大遅延時間の保証」をどのようにして実現するのか不明なものとなっている。』 との拒絶の理由を通知したが，令和２年１月９日付けの補正において， 「貫通バス」が「複数の物理的通信チャネルに分けられており、また、各物理的通信チャネルは、通信に使用するタイムスロットにより定義される複数の論理的通信チャネルに分けられる」 と補正された結果，この拒絶理由は解消した。 第７　原査定についての判断 令和２年１月９日付けの補正により，補正後の請求項１は，「貫通バス」が「複数の物理的通信チャネルに分けられており、また、各物理的通信チャネルは、通信に使用するタイムスロットにより定義される複数の論理的通信チャネルに分けられる」構成を備えるものとなった。当該構成は，原査定における引用文献１ないし引用文献４には記載されておらず，本願出願日前における周知技術でもないので，本願発明１ないし本願発明５は，当業者であっても，原査定における引用文献１ないし引用文献４に基づいて容易に発明できたものではない。したがって，原査定を維持することはできない。 第８　むすび 以上のとおり，原査定の理由によって，本願を拒絶することはできない。 また，他に本願を拒絶すべき理由を発見しない。 よって，結論のとおり審決する。