2017-005543

特願２０１２－１８０７５０「メモリデバイス群間でのチェックビットメモリデバイスの共有」拒絶査定不服審判事件〔平成２５年　５月　２日出願公開、特開２０１３－　８０４５５、請求項の数（２６）〕について、次のとおり審決する。

【結　論】 原査定を取り消す。 本願の発明は、特許すべきものとする。

【理　由】 第１　手続の経緯 本願は，平成２４年８月１７日（パリ条約による優先権主張２０１１年９月３０日（以下，「優先日」という。）；米国）を出願日とする出願であって，平成２８年８月４日付けで拒絶理由通知がされ，平成２８年１１月８日に意見書が提出されるとともに手続補正がされ，平成２８年１２月１６日付けで拒絶査定（原査定）がされ，これに対し，平成２９年４月１８日に拒絶査定不服審判の請求がされると同時に手続補正がされ，平成３０年１月２６日付けで当審より拒絶理由通知がされ，平成３０年５月１日に意見書が提出されるとともに手続補正がされたものである。 第２　本願発明 本願請求項１－２６に係る発明（以下，それぞれ「本願発明１」－「本願発明２６」という。）は，平成３０年５月１日付けの手続補正で補正された特許請求の範囲の請求項１－２６に記載された事項により特定される発明であり，本願発明１－２６は以下のとおりの発明である。 「　【請求項１】 第１のメモリチップと， 第２のメモリチップと， 第３のメモリチップと， 前記第１のメモリチップとの間で第１のデータを転送し，前記第２のメモリチップとの間で第２のデータを転送し，前記第３のメモリチップとの間で前記第１のデータに対応する第１のエラーチェック情報を転送し，前記第３のメモリチップとの間で前記第２のデータに対応する第２のエラーチェック情報を転送する，メモリバッファと を備え， 前記メモリバッファは，前記第１のエラーチェック情報または前記第２のエラーチェック情報の１つに対応する，前記第３のメモリチップ内の位置を示すエラーアドレスを決定し，前記エラーアドレスは，前記第１のデータが前記第１のメモリチップとの間で転送されているかどうか，または，前記第２のデータが前記第２のメモリチップとの間で転送されているかどうかに応じて異なって決定され， 前記メモリバッファは，データ転送のための少なくとも１つのアドレスを受信し，前記第１のデータが前記第１のメモリチップとの間で転送されているものであれば前記受信したアドレスのビット値を反転させることによって，および，前記第２のデータが前記第２のメモリチップとの間で転送されているものであれば前記ビット値を保持することによって，前記受信したアドレスから前記エラーアドレスを決定する，メモリモジュール。 【請求項２】 前記メモリバッファは，連続して第１のデータアドレスに，次いで，第２のデータアドレスにアクセスすることによって前記第１のデータを転送し，前記メモリバッファは， 前記第１のデータの転送が読み出し動作に対応していれば，前記第１のデータアドレスにアクセスするのと実質的に同時に前記エラーアドレスにアクセスすること， 前記第１のデータの転送が書き込み動作に対応していれば，前記第２のデータアドレスにアクセスするのと実質的に同時に前記エラーアドレスにアクセスすること によって前記第１のエラーチェック情報を転送する，請求項１に記載のメモリモジュール。 【請求項３】 前記メモリバッファは，データ転送が前記第１のメモリチップによるものかまたは前記第２のメモリチップによるものかについての指示の受信に応答して，前記エラーアドレスを決定する，請求項１に記載のメモリモジュール。 【請求項４】 前記指示は，１つまたは複数のチップ選択信号を含む，請求項３に記載のメモリモジュール。 【請求項５】 前記指示は，１つまたは複数のアドレスビットを含む，請求項３に記載のメモリモジュール。 【請求項６】 前記メモリバッファは，第１のビット幅で前記第１のエラーチェック情報を受信し，前記第１のビット幅より大きい第２のビット幅で前記第３のメモリチップに前記第１のエラーチェック情報を送信することによって，前記第１のエラーチェック情報を転送する，請求項１に記載のメモリモジュール。 【請求項７】 前記メモリバッファは，第１のビット幅で前記第３のメモリチップから前記第１のエラーチェック情報を受信し，前記第１のビット幅より小さい第２のビット幅で前記第１のエラーチェック情報を送信することによって，前記第１のエラーチェック情報を転送する，請求項１に記載のメモリモジュール。 【請求項８】 前記第３のメモリチップは，前記第１のメモリチップと前記第２のメモリチップとの間で共有される，請求項１に記載のメモリモジュール。 【請求項９】 前記メモリバッファは，前記第１のデータまたは前記第２のデータの１つであるデータを受信し，データ転送が前記第１のメモリチップによるものかまたは前記第２のメモリチップによるものかに応じて，前記データを前記第１のメモリチップまたは前記第２のメモリチップのいずれかに選択的にルーティングする，ルーティング回路を備える，請求項１に記載のメモリモジュール。 【請求項１０】 前記エラーアドレスは，列アドレスを含む，請求項１に記載のメモリモジュール。 【請求項１１】 メモリバッファデバイスであって， 第１のメモリチップとの間で第１のデータを転送するための第１のインターフェースと， 第２のメモリチップとの間で第２のデータを転送するための第２のインターフェースと， 第３のメモリチップとの間で前記第１のデータに対応する第１のエラーチェック情報を転送し，前記第３のメモリチップとの間で前記第２のデータに対応する第２のエラーチェック情報を転送するための第３のインターフェースと， 前記第１のエラーチェック情報または前記第２のエラーチェック情報の１つに対応する，前記第３のメモリチップ内の位置を示すエラーアドレスを決定する，回路であって，前記エラーアドレスは，前記第１のデータが前記第１のインターフェースを介して転送されているかどうか，または，前記第２のデータが前記第２のインターフェースを介して転送されているかどうかに応じて異なって決定される，回路と， を備え， 前記回路は，データ転送のための少なくとも１つのアドレスを受信し，前記第１のデータが前記第１のインターフェースを介して転送されているものであれば前記受信したアドレスのビット値を反転させることによって，および，前記第２のデータが前記第２のインターフェースを介して転送されているものであれば前記ビット値を保持することによって，前記受信したアドレスから前記エラーアドレスを決定する，メモリバッファデバイス。 【請求項１２】 前記回路は，連続して第１のデータアドレスに，次いで，第２のデータアドレスにアクセスすることによって前記第１のデータを転送し，前記回路は， 前記第１のデータの転送が読み出し動作に対応していれば，前記第１のデータアドレスにアクセスするのと実質的に同時に前記エラーアドレスにアクセスすること， 前記第１のデータの転送が書き込み動作に対応していれば，前記第２のデータアドレスにアクセスするのと実質的に同時に前記エラーアドレスにアクセスすることによって前記第１のエラーチェック情報を転送する，請求項１１に記載のメモリバッファデバイス。 【請求項１３】 前記回路は，データ転送が前記第１のインターフェースを介するものかまたは前記第２のインターフェースを介するものかについての指示の受信に応答して，前記エラーアドレスを決定する，請求項１１に記載のメモリバッファデバイス。 【請求項１４】 前記指示は，１つまたは複数のチップ選択信号を含む，請求項１３に記載のメモリバッファデバイス。 【請求項１５】 前記指示は，１つまたは複数のアドレスビットを含む，請求項１３に記載のメモリバッファデバイス。 【請求項１６】 前記回路は，第１のビット幅で前記第３のインターフェースを介して前記第１のエラーチェック情報を受信し，前記第１のビット幅より大きい第２のビット幅で前記第３のインターフェースを介して前記第１のエラーチェック情報を送信することによって，前記第１のエラーチェック情報を転送する，請求項１１に記載のメモリバッファデバイス。 【請求項１７】 前記回路は，第１のビット幅で前記第３のインターフェースを介して前記第１のエラーチェック情報を受信し，前記第１のビット幅より小さい第２のビット幅で前記第１のエラーチェック情報を送信することによって，前記第１のエラーチェック情報を転送する，請求項１１に記載のメモリバッファデバイス。 【請求項１８】 メモリコントローラであって， 第１のメモリチップとの間で第１のデータを転送するための第１のインターフェースと， 第２のメモリチップとの間で第２のデータを転送するための第２のインターフェースと， 第３のメモリチップとの間で前記第１のデータに対応する第１のエラーチェック情報を転送し，前記第３のメモリチップとの間で前記第２のデータに対応する第２のエラーチェック情報を転送するための第３のインターフェースと， 前記第１のエラーチェック情報または前記第２のエラーチェック情報の１つに対応する，前記第３のメモリチップ内の位置を示すエラーアドレスを決定する，回路であって，前記エラーアドレスは，前記第１のデータが前記第１のインターフェースを介して転送されているかどうか，または，前記第２のデータが前記第２のインターフェースを介して転送されているかどうかに応じて異なって決定される，回路と， を備え， 前記回路は，前記第１のデータまたは前記第２のデータのうちの１つのデータ転送のための少なくとも１つのアドレスで前記第１のメモリチップまたは前記第２のメモリチップにアクセスし，前記エラーアドレスのビット値は，前記第１のデータが前記第１のインターフェースを介して転送されているものであれば前記アクセスしたアドレスの対応するビット値から反転され，前記エラーアドレスのビット値は，前記第２のデータが前記第２のインターフェースを介して転送されているものであれば前記アクセスしたアドレスの対応するビット値と同じである，メモリコントローラ。 【請求項１９】 前記回路は，連続して第１のデータアドレスに，次いで，第２のデータアドレスにアクセスすることによって前記第１のデータを転送し，前記回路は， 前記第１のデータの転送が読み出し動作であれば，前記第１のデータアドレスにアクセスするのと実質的に同時に前記エラーアドレスにアクセスすること， 前記第１のデータの転送が書き込み動作であれば，前記第２のデータアドレスにアクセスするのと実質的に同時に前記エラーアドレスにアクセスすること によって前記第１のエラーチェック情報を転送する，請求項１８に記載のメモリコントローラ。 【請求項２０】 第１のメモリチップとの間で第１のデータを転送すること，第２のメモリチップとの間で第２のデータを転送すること，第３のメモリチップとの間で前記第１のデータのための第１のエラーチェック情報を転送すること，および，前記第３のメモリチップとの間で前記第２のデータのための第２のエラーチェック情報を転送することをサポートする，メモリバッファデバイスにおける動作方法であって， 前記第１のメモリチップとの間で前記第１のデータを転送するかまたは第２のメモリチップとの間で前記第２のデータを転送するかについての指示を前記メモリバッファデバイスにおいて受信することと， 前記第１のメモリチップとの間で前記第１のデータを転送するかまたは前記第２のメモリチップとの間で前記第２のデータを転送するかについての指示に応答して，前記第１のエラーチェック情報または前記第２のエラーチェック情報の１つに対応する，前記第３のメモリチップ内の位置を示すエラーアドレスを決定することであって，前記エラーアドレスは，前記第１のデータが前記第１のメモリチップとの間で転送されるべきかどうか，または，前記第２のデータが前記第２のメモリチップとの間で転送されるべきかどうかに応じて異なって決定されることと を含み， データ転送のための少なくとも１つのアドレスを受信することをさらに含み， 前記エラーアドレスを決定することは，前記第１のデータが前記第１のメモリチップとの間で転送されるべきであれば前記受信したアドレスのビット値を反転させることと，前記第２のデータが前記第２のメモリチップとの間で転送されるべきであれば前記ビット値を保持することとを含む，方法。 【請求項２１】 連続して第１のデータアドレスに，次いで，第２のデータアドレスにアクセスすることによって前記第１のメモリチップとの間で前記第１のデータを転送すること，および， 前記第１のデータの転送が読み出し動作に対応していれば，前記第１のデータアドレスにアクセスするのと実質的に同時に前記エラーアドレスにアクセスすること， 前記第１のデータの転送が書き込み動作に対応していれば，前記第２のデータアドレスにアクセスするのと実質的に同時に前記エラーアドレスにアクセスすること によって前記第３のメモリチップとの間で前記第１のエラーチェック情報を転送する，請求項２０に記載の方法。 【請求項２２】 第１のビット幅で前記第１のエラーチェック情報を受信することと，前記第１のビット幅より大きい第２のビット幅で前記第３のメモリチップに前記第１のエラーチェック情報を送信することとをさらに含む，請求項２０に記載の方法。 【請求項２３】 第１のビット幅で前記第３のメモリチップから前記第１のエラーチェック情報を受信することと，前記第１のビット幅より小さい第２のビット幅で前記第１のエラーチェック情報を送信することとをさらに含む，請求項２０に記載の方法。 【請求項２４】 メモリチップと通信する方法であって， 第１のメモリチップとの間で第１のテータを転送することと， 第２のメモリチップとの間で第２のデータを転送することと， 第３のメモリチップとの間で前記第１のデータに対応する第１のエラーチェック情報を転送することと， 前記第３のメモリチップとの間で前記第２のデータに対応する第２のエラーチェック情報を転送することとを含み， 前記第１のエラーチェック情報または前記第２のエラーチェック情報の１つに対応する，前記第３のメモリチップ内の位置を示すエラーアドレスが，前記第１のデータが前記第１のメモリチップとの間で転送されているかどうか，または，前記第２のデータが前記第２のメモリチップとの間で転送されているかどうかに応じて異なって決定され， データ転送のために少なくとも１つのアドレスが用いられ，前記エラーアドレスは，前記第１のデータが前記第１のメモリチップとの間で転送されているものであれば前記アクセスしたアドレスのビット値を反転させることによって，および，前記第２のデータが前記第２のメモリチップとの間で転送されているものであれば前記ビット値を保持すること によって決定される，方法。 【請求項２５】 前記第１のデータは，連続して第１のデータアドレスに，次いで，第２のデータアドレスにアクセスすることによって転送され， 前記第１のエラーチェック情報は， 前記第１のデータの転送が読み出し動作に対応していれば，前記第１のデータアドレスにアクセスするのと実質的に同時に前記エラーアドレスにアクセスすること， 前記第１のデータの転送が書き込み動作に対応していれば，前記第２のデータアドレスにアクセスするのと実質的に同時に前記エラーアドレスにアクセスすること によって前記エラーチェック情報を転送する，請求項２４に記載の方法。 【請求項２６】 前記第１のメモリチップと前記第２のメモリチップは同じメモリランクに属する，請求項１記載のメモリモジュール。」 第３　引用文献，引用発明等 原査定の拒絶の理由に引用された引用文献１（特開昭６４－２１６５１号公報）には，図面とともに次の事項が記載されている。（下線は当審により付与。） Ａ．「（産業上の利用分野） 本発明はデータ処理などにおけるパリティビットを付加したメモリ装置に関する。 （従来の技術） コンピュータの処理やデータ通信などで，その誤りを検出するため，データコードにパリティビットを付加してパリティチェックが行われている。 このパリティチェックを行うメモリ装置をＲＡＭを用いて構成する場合，パリティチェックを行う例えば８ビットのデータ幅に１ビットのパリティビットを付加するために，従来はデータ用のＲＡＭに対して１ビットのみのデータ入力およびデータ入力を有するＲＡＭをパリティビット用として使用している。 第３図はこの種のメモリ装置の一例を示すブロック図であり，３２ｋ×８ビットのデータ用ＲＡＭ２個に対して，６４ｋ×１ビットのパリティビット用のＲＡＭを１個使用したものである。 同図において，１１，１２はデータ用ＲＡＭ，１３はパリティビット用のＲＡＭ，１４はパリティビット発生回路，１５は比較回路であり，データ用ＲＡＭ１１，１２に８ビットのデータを書込み時に，このデータに対応して１ビットのパリティビットがＲＡＭ１３のアドレスの対応位置に書込まれている。そして図示していないＣＰＵの選択によりデータ用ＲＡＭ１１あるいは１２より８ビットのデータが読出されるときは，このデータに対応するパリティビットが同時にＲＡＭ１３から読出されて，比較回路１５によってチェックされ，誤りが検出されたときはパリティアラームに信号を送るよう構成されている。」（第１頁左下欄第１４行～第２頁左上欄第５行） したがって，上記引用文献１には次の発明（以下，「引用発明」という。）が記載されていると認められる。 「データ処理などにおけるパリティビットを付加したメモリ装置であって， コンピュータの処理やデータ通信などの誤りを検出するため，データコードにパリティビットを付加してパリティチェックを行うものであり， 上記パリティチェックを行うメモリ装置をＲＡＭを用いて構成する場合，パリティチェックを行う例えば８ビットのデータ幅に１ビットのパリティビットを付加するために，データ用のＲＡＭに対して１ビットのみのデータ入力およびデータ入力を有するＲＡＭをパリティビット用として使用するものであり， メモリ装置の一例として，３２ｋ×８ビットのデータ用ＲＡＭ２個に対して，６４ｋ×１ビットのパリティビット用のＲＡＭを１個使用し， 上記データ用ＲＡＭに８ビットのデータを書込む時に，このデータに対応して１ビットのパリティビットがＲＡＭのアドレスの対応位置に書込まれ， そして，ＣＰＵの選択によりデータ用ＲＡＭより８ビットのデータが読出されるときは，このデータに対応するパリティビットが同時にＲＡＭから読出されて，比較回路によってチェックされ，誤りが検出されたときはパリティアラームに信号を送るよう構成されている， メモリ装置。」 第４　対比・判断 １．本願発明１について （１）対比 本願発明１と引用発明とを対比する。（下線は当審により付与。） ア．引用発明である「メモリ装置」は，その構成として，「３２ｋ×８ビットのデータ用ＲＡＭ２個に対して，６４ｋ×１ビットのパリティビット用のＲＡＭを１個使用」するものであり，その上で，「データ用ＲＡＭに８ビットのデータを書込む時に，このデータに対応して１ビットのパリティビットがＲＡＭのアドレスの対応位置に書込まれ」，「ＣＰＵの選択によりデータ用ＲＡＭより８ビットのデータが読出されるときは，このデータに対応するパリティビットが同時にＲＡＭから読出されて，比較回路によってチェックされ，誤りが検出されたときはパリティアラームに信号を送る」ものであるから，２つの「３２ｋ×８ビット」の「データ用ＲＡＭ」に対しては，それぞれ，「８ビットのデータ」が書込みまたは読出しがされ，１つの「６４ｋ×１ビット」の「パリティビット用のＲＡＭ」に対しては，上記「データに対応」する「１ビットのパリティビット」が書込みまたは読出しがされるものである。そして，上記「データに対応」する「１ビットのパリティビット」とは「６４ｋ」であって，２つの「３２ｋ」の「８ビットのデータ」にそれぞれ「対応」する各「パリティビット」をともに含むものと解されることから，上記「データに対応」する「１ビットのパリティビット」は，２つの「データ用ＲＡＭ」に対してそれぞれ書込みまたは読出しされる２つの「８ビットのデータ」に，それぞれ「対応」する２つの「パリティビット」からなるものといえる。 そうすると，引用発明における，２つの「データ用ＲＡＭ」に対してそれぞれ書込みまたは読出しされる２つの「８ビットのデータ」が，本願発明１における，「第１のデータ」，「第２のデータ」に相当し，また，引用発明における，１つの「パリティビット用のＲＡＭ」に対して書込みまたは読出しされる上記「データに対応」する「１ビットのパリティビット」に含まれる，上記２つの「８ビットのデータ」にそれぞれ「対応」する２つの「パリティビット」が，本願発明１における，「第１のデータに対応する第１のエラーチェック情報」，「第２のデータに対応する第２のエラーチェック情報」に相当するといえる。 そして，引用発明における，上記２つの「８ビットのデータ」が，それぞれ書込みまたは読出しされる，２つの「データ用ＲＡＭ」が，本願発明１における，「第１のメモリチップ」，「第２のメモリチップ」に相当し，また，引用発明における，上記「データに対応」する「１ビットのパリティビット」が，書込みまたは読出しされる「パリティビット用のＲＡＭ」が，本願発明１における，「第３のメモリチップ」に相当するといえる。 イ．上記ア．でも検討のとおり，引用発明である「メモリ装置」は，「データ用ＲＡＭに８ビットのデータを書込む時に，このデータに対応して１ビットのパリティビットがＲＡＭのアドレスの対応位置に書込まれ」，「ＣＰＵの選択によりデータ用ＲＡＭより８ビットのデータが読出されるときは，このデータに対応するパリティビットが同時にＲＡＭから読出されて，比較回路によってチェックされ，誤りが検出されたときはパリティアラームに信号を送る」ものであるから，２つの「データ用ＲＡＭ」，及び，「パリティビット用のＲＡＭ」に対し，２つの「８ビットのデータ」，及び，当該２つの「８ビットのデータ」にそれぞれ「対応」する２つの「パリティビット」からなる「１ビットのパリティビット」が，それぞれ，書込みまたは読出しされ，そしてそのためのデータまたはビットの転送がなされることから，引用発明は，当該転送のためのメモリ回路を当然に有しているものと解され，そして，引用発明の当該メモリ回路と，本願発明１の「メモリバッファ」とは，“メモリ回路”である点で共通するといえる。 そうすると，後記する点で相違するものの，本願発明１における，「前記第１のメモリチップとの間で第１のデータを転送し，前記第２のメモリチップとの間で第２のデータを転送し，前記第３のメモリチップとの間で前記第１のデータに対応する第１のエラーチェック情報を転送し，前記第３のメモリチップとの間で前記第２のデータに対応する第２のエラーチェック情報を転送する，メモリバッファ」と，引用発明における，「データ用ＲＡＭに８ビットのデータを書込む時に，このデータに対応して１ビットのパリティビットがＲＡＭのアドレスの対応位置に書込」み，「ＣＰＵの選択によりデータ用ＲＡＭより８ビットのデータが読出されるときは，このデータに対応するパリティビットが同時にＲＡＭから読出されて，比較回路によってチェックされ，誤りが検出されたときはパリティアラームに信号を送る」ために，２つの「データ用ＲＡＭ」，及び，「パリティビット用のＲＡＭ」に，２つの「８ビットのデータ」，及び，当該２つの「８ビットのデータ」にそれぞれ「対応」する２つの「パリティビット」からなる「１ビットのパリティビット」を，それぞれ書込みまたは読出しするための，データまたはビットの転送を行うメモリ回路とは，“前記第１のメモリチップとの間で第１のデータを転送し，前記第２のメモリチップとの間で第２のデータを転送し，前記第３のメモリチップとの間で前記第１のデータに対応する第１のエラーチェック情報を転送し，前記第３のメモリチップとの間で前記第２のデータに対応する第２のエラーチェック情報を転送する，メモリ回路”である点で共通するといえる。 ウ．上記ア．のとおり，引用発明である「メモリ装置」は，複数のメモリデバイスであるＲＡＭを含み，一方，本願発明１である「メモリモジュール」は，複数のメモリデバイスを含むメモリ装置であるといえるから，本願発明１である「メモリモジュール」と，引用発明である「メモリ装置」とは，“メモリ装置”といえる点で共通するといえる。 したがって，本願発明１と引用発明との間には，次の一致点，相違点があるといえる。 （一致点） 第１のメモリチップと， 第２のメモリチップと， 第３のメモリチップと， 前記第１のメモリチップとの間で第１のデータを転送し，前記第２のメモリチップとの間で第２のデータを転送し，前記第３のメモリチップとの間で前記第１のデータに対応する第１のエラーチェック情報を転送し，前記第３のメモリチップとの間で前記第２のデータに対応する第２のエラーチェック情報を転送する，メモリ回路と を備える， メモリ装置。 （相違点） （相違点１） メモリ回路に関し， 本願発明１は，「メモリバッファ」であるのに対し， 引用発明は，「メモリ装置」がバッファとして動作するか明記されていない点。 （相違点２） 本願発明１は，「前記メモリバッファは，前記第１のエラーチェック情報または前記第２のエラーチェック情報の１つに対応する，前記第３のメモリチップ内の位置を示すエラーアドレスを決定し，前記エラーアドレスは，前記第１のデータが前記第１のメモリチップとの間で転送されているかどうか，または，前記第２のデータが前記第２のメモリチップとの間で転送されているかどうかに応じて異なって決定され」るのに対し， 引用発明は，そのような構成を備えていない点。 （相違点３） 本願発明１は，「前記メモリバッファは，データ転送のための少なくとも１つのアドレスを受信し，前記第１のデータが前記第１のメモリチップとの間で転送されているものであれば前記受信したアドレスのビット値を反転させることによって，および，前記第２のデータが前記第２のメモリチップとの間で転送されているものであれば前記ビット値を保持することによって，前記受信したアドレスから前記エラーアドレスを決定する」のに対し， 引用発明は，そのような構成を備えていない点。 （相違点４） 本願発明１は，「メモリモジュール」であるのに対し， 引用発明は，「メモリ装置」であって，「メモリモジュール」としての構成を備えているとは特定されていない点。 （２）相違点についての判断 事案に鑑みて，上記相違点３について先に検討する。 相違点３に係る本願発明１における「前記メモリバッファは，データ転送のための少なくとも１つのアドレスを受信し，前記第１のデータが前記第１のメモリチップとの間で転送されているものであれば前記受信したアドレスのビット値を反転させることによって，および，前記第２のデータが前記第２のメモリチップとの間で転送されているものであれば前記ビット値を保持することによって，前記受信したアドレスから前記エラーアドレスを決定する」という構成は，上記引用文献１に記載されておらず，本願優先日前において当該技術分野の周知技術であるともいえない。 そうすると，引用発明に基づいて，相違点３に係る本願発明１の構成とすることは，当業者が容易になし得ることであるとはいえない。 したがって，本願発明１は，相違点１，２，４を検討するまでもなく，当業者であっても引用発明，引用文献１に記載された技術的事項，および周知技術に基づいて容易に発明できたものであるとはいえない。 ２．本願発明２－１０，２６について 本願発明２－１０，２６は，本願発明１を減縮したもので，本願発明１の「前記メモリバッファは，データ転送のための少なくとも１つのアドレスを受信し，前記第１のデータが前記第１のメモリチップとの間で転送されているものであれば前記受信したアドレスのビット値を反転させることによって，および，前記第２のデータが前記第２のメモリチップとの間で転送されているものであれば前記ビット値を保持することによって，前記受信したアドレスから前記エラーアドレスを決定する」ことと同一の構成を備えるものであるから，本願発明１と同じ理由により，当業者であっても引用発明，引用文献１に記載された技術的事項，および周知技術に基づいて容易に発明できたものであるとはいえない。 ３．本願発明１１，１８，２０，２４について 本願発明１１，１８，２０，２４は，本願発明１に対応するメモリバッファデバイス，メモリコントローラ，動作方法，通信する方法の発明であり，本願発明１の「前記メモリバッファは，データ転送のための少なくとも１つのアドレスを受信し，前記第１のデータが前記第１のメモリチップとの間で転送されているものであれば前記受信したアドレスのビット値を反転させることによって，および，前記第２のデータが前記第２のメモリチップとの間で転送されているものであれば前記ビット値を保持することによって，前記受信したアドレスから前記エラーアドレスを決定する」ことに対応する構成を備えるものであるから，本願発明１と同様の理由により，当業者であっても引用発明，引用文献１に記載された技術的事項，および周知技術に基づいて容易に発明できたものであるとはいえない。 ３．本願発明１２－１７，１９，２１－２３，２５について 本願発明１２－１７，１９，２１－２３，２５は，それぞれ，本願発明１１，１８，２０，２４を減縮したもので，本願発明１の「前記メモリバッファは，データ転送のための少なくとも１つのアドレスを受信し，前記第１のデータが前記第１のメモリチップとの間で転送されているものであれば前記受信したアドレスのビット値を反転させることによって，および，前記第２のデータが前記第２のメモリチップとの間で転送されているものであれば前記ビット値を保持することによって，前記受信したアドレスから前記エラーアドレスを決定する」ことと同一の構成または対応する構成を備えるものであるから，本願発明１と同じ理由により，当業者であっても引用発明，引用文献１に記載された技術的事項，および周知技術に基づいて容易に発明できたものであるとはいえない。 第５　原査定の概要及び原査定についての判断 原査定は，請求項１－３４について上記引用文献１に基づいて，当業者が容易に発明できたものであるから，特許法第２９条第２項の規定により特許を受けることができないというものである。しかしながら，平成３０年５月１日付け手続補正により補正された請求項１，１１，１８，２０，２４は，それぞれ「前記メモリバッファは，データ転送のための少なくとも１つのアドレスを受信し，前記第１のデータが前記第１のメモリチップとの間で転送されているものであれば前記受信したアドレスのビット値を反転させることによって，および，前記第２のデータが前記第２のメモリチップとの間で転送されているものであれば前記ビット値を保持することによって，前記受信したアドレスから前記エラーアドレスを決定する」という事項，または「前記メモリバッファは，データ転送のための少なくとも１つのアドレスを受信し，前記第１のデータが前記第１のメモリチップとの間で転送されているものであれば前記受信したアドレスのビット値を反転させることによって，および，前記第２のデータが前記第２のメモリチップとの間で転送されているものであれば前記ビット値を保持することによって，前記受信したアドレスから前記エラーアドレスを決定する」ことに対応する構成を有するものとなっており，上記のとおり，本願発明１－２６は，上記引用発明，引用文献１に記載された技術的事項，および周知技術に基づいて，当業者が容易に発明できたものではない。したがって，原査定を維持することはできない。 第６　当審拒絶理由について １．特許法第３６条第６項第２号について （１）当審では，請求項１における「前記メモリバッファは，データ転送のための少なくとも１つのアドレスを受信し，前記第１のデータが前記第１のメモリチップで転送されているものであれば前記受信したアドレスのビット値を反転させることによって，および，前記第２のデータが前記第２のメモリチップで転送されているものであれば前記ビット値を保持することによって，前記受信したアドレスから前記エラーアドレスを決定する」における「データ転送のための少なくとも１つのアドレス」との記載は，発明の詳細な説明の記載を踏まえると，「第１のデータが前記第１のメモリチップで転送されているものであ」る場合は，スレッドＴ０に対するデータ転送のためのデータアドレスを指し，また，「第２のデータが前記第２のメモリチップで転送されているものであ」る場合は，スレッドＴ１に対するデータ転送のためのデータアドレスを指すものと解されるが，例えば，「第１のデータが前記第１のメモリチップで転送されているものであ」る場合について，【図２Ａ】に着目すると，「アドレスのビット値を反転」した関係になっておらず，そうすると，請求項１における「データ転送のための少なくとも１つのアドレス」が，「第１のデータが前記第１のメモリチップで転送されているものであ」る場合において，具体的にどのようなアドレスを指しているのか不明であり，同様に，「第２のデータが前記第２のメモリチップで転送されているものであ」る場合についても，【図２Ａ】に着目すると，「ビット値を保持」した関係になっておらず，そうすると，請求項１における「データ転送のための少なくとも１つのアドレス」が，「第２のデータが前記第２のメモリチップで転送されているものであ」る場合において，具体的にどのようなアドレスを指しているのか不明であるとの拒絶の理由を通知しているが，平成３０年５月１日付けの意見書における，『請求項１の「前記第１のデータが前記第１のメモリチップとの間で転送されているもの」とは，審判官殿がご指摘なさる一実施例に対比すると，スレッドＴ０に対応するものではなく，スレッドＴ１に対応するデータ転送のためのデータアドレスを指すものであり，他方で，請求項１の「前記第２のデータが前記第２のメモリチップとの間で転送されているもの」とは，スレッドＴ１に対応するものではなく，スレッドＴ０に対応するデータ転送のためのデータアドレスを指すものです。そして，審判官殿が拒絶理由通知書において一実施例と対比してご説明なさるように，スレッドＴ１に対応するものが，アドレスのビット値を反転させるものであり，他方で，スレッドＴ０に対応するものが，アドレスのビット値を保持するものであることは，本出願の明細書に接した当業者に理解し得るものです。』との釈明により解消した。 （２）また，当審では，請求項１における「第１のメモリチップで第１のデータを転送し」との記載は，「第１のメモリチップ」が「第１のデータ」をどこかに転送することを意味するのか，或いは，「第１のメモリチップ」との間で「第１のデータ」を転送することを意味するのか不明であるとの拒絶の理由を通知しているが，平成３０年５月１日付けの補正において，「第１のメモリチップとの間で第１のデータを転送し」（下線は補正箇所。以下，同じ。）などと補正された結果，この拒絶の理由は解消した。 （３）また，当審では，請求項１８における「前記回路は，前記第１のデータまたは前記第２のデータのうちの１つのデータ転送のための少なくとも１つのアドレスでアクセスし」との記載は，「回路」が「１つのアドレスでアクセス」するアクセス先が記載されておらず，「回路」が「１つのアドレス」を用いていずれの構成に対しアクセスしているのか，日本語として不明であるとの拒絶の理由を通知しているが，平成３０年５月１日付けの補正において，「前記回路は，前記第１のデータまたは前記第２のデータのうちの１つのデータ転送のための少なくとも１つのアドレスで前記第１のメモリチップまたは前記第２のメモリチップにアクセスし」と補正された結果，この拒絶の理由は解消した。 （４）また，当審では，請求項２４における「少なくとも１つのアドレスはデータ転送の間にアクセスされ」との記載は，「少なくとも１つのアドレス」が「アクセス」される対象であることを意味するのか，或いは，メモリチップのデータに「アクセス」するために「少なくとも１つのアドレス」が用いられることを意味するにとどまるのか，日本語として不明であるとの拒絶の理由を通知しているが，平成３０年５月１日付けの補正において，「データ転送のために少なくとも１つのアドレスが用いられ」と補正された結果，この拒絶の理由は解消した。 ２．特許法第３６条第４項第１号について 当審では，請求項１における「前記メモリバッファは，データ転送のための少なくとも１つのアドレスを受信し，前記第１のデータが前記第１のメモリチップで転送されているものであれば前記受信したアドレスのビット値を反転させることによって，および，前記第２のデータが前記第２のメモリチップで転送されているものであれば前記ビット値を保持することによって，前記受信したアドレスから前記エラーアドレスを決定する」との記載に関し，発明の詳細な説明は，第１のデータ転送と第２のデータ転送とで共有される，エラーアドレス情報用の第３のメモリチップにおいて，第１のデータ転送に伴うエラーアドレス情報の格納領域と，第２のデータ転送に伴うエラーアドレス情報の格納領域とが，どのようなエラーアドレス情報決定によっても重複することがないことが明確に記載されていないから，どのようにしてスレッド間のアドレス競合を回避できるようにエラーアドレスの決定を行うのか，当業者が実施できる程度に明確かつ十分に記載されているとはいえないとの拒絶の理由を通知しているが，平成３０年５月１日付けの意見書における，『本願の発明の詳細な説明の段落００１２の記載等に接した当業者からすれば，第３のメモリチップにおいて第１のデータ転送に伴うエラーアドレス情報の格納領域と，第２のデータ転送に伴うエラーアドレス情報の格納領域とは重複するものではないことが理解し得るものである』との釈明により解消した。 第７　むすび 以上のとおり，本願発明１－２６は，当業者が引用発明，引用文献１に記載された技術的事項，および周知技術に基づいて容易に発明をすることができたものではない。 したがって，原査定の理由によっては，本願を拒絶することはできない。 また，他に本願を拒絶すべき理由を発見しない。 よって，結論のとおり審決する。