2016-016231

特願２０１５－５５５２３８「ワンタイムプログラマブル素子のエラー検出／訂正」拒絶査定不服審判事件〔平成２６年　８月　７日国際公開、ＷＯ２０１４／１２０５２９、平成２８年　３月２２日国内公表、特表２０１６－５０８６５８、請求項の数（２５）〕について、次のとおり審決する。

【結　論】 原査定を取り消す。 本願の発明は、特許すべきものとする。

【理　由】 第１　手続の経緯 本件審判請求に係る出願（以下，「本願」という。）は，２０１４年１月２２日（パリ条約による優先権主張外国庁受理２０１３年１月２９日（以下，「優先日」という。），米国）を国際出願日として出願したものであって，その手続の経緯は以下のとおりである。 平成２７年　７月２４日　　　：国内書面，翻訳文の提出 平成２７年１２月２４日　　　：手続補正書の提出 平成２８年　２月　１日付け　：拒絶理由の通知 平成２８年　７月　６日　　　：意見書，手続補正書の提出 平成２８年　７月２５日付け　：拒絶査定 平成２８年１０月３１日　　　：審判請求書，手続補正書の提出 平成２８年１１月２５日　　　：前置報告 平成２９年　３月　１日　　　：上申書の提出 平成２９年　９月　８日付け　：拒絶理由の通知（当審） 平成２９年１２月１１日　　　：意見書，手続補正書の提出 第２　本願発明 本願請求項１－２５に係る発明（以下，それぞれ「本願発明１」－「本願発明２５」という。）は，平成２９年１２月１１日付けの手続補正で補正された特許請求の範囲の請求項１－２５に記載された事項により特定される発明であり，本願発明１は以下のとおりの発明である。 「　　【請求項１】 第1のワンタイムプログラマブル(OTP)素子と， 第2のOTP素子と， 前記第1のOTP素子からのデータの第1の表現を受信し前記第2のOTP素子からの前記データの第2の表現を受信するように結合された，エラー検出回路と， マルチプレクサを含む出力回路であって，前記エラー検出回路の出力に応答して，前記データの前記第1の表現に基づくか，または前記第2のOTP素子からのデータの前記第2の表現に基づいて，OTP読出し結果を出力する，出力回路と を備え， 前記エラー検出回路の前記出力が，前記データの前記第1の表現において訂正不可能なエラーが検出されたかどうかを指示する第1のフラグおよび前記データの前記第2の表現において訂正不可能なエラーが検出されたかどうかを指示する第2のフラグを含み， 前記第1のフラグと前記第2のフラグとがデアサートされていることに基づいて，前記出力回路が，第1の値を有する第1の選択信号又は第2の値を有する第2の選択信号を生成するとき，前記マルチプレクサが，前記データの前記第1の表現又は前記データの前記第2の表現に基づいて前記OTP読出し結果を出力し， 前記第1のフラグがデアサートされて，前記第2のフラグがアサートされていることに基づいて，前記出力回路が，前記第1の値を有する前記第1の選択信号を生成するとき，前記マルチプレクサが，前記データの前記第1の表現に基づいて前記OTP読出し結果を出力し， 前記第1のフラグがアサートされて，前記第2のフラグがデアサートされていることに基づいて，前記出力回路が，前記第2の値を有する前記第2の選択信号を生成するとき，前記マルチプレクサが，前記データの前記第2の表現に基づいて前記OTP読出し結果を出力し， かつ， 前記第1のフラグと前記第2のフラグとがアサートされていることに基づいて，前記出力回路が，前記第1の値を有する前記第1の選択信号又は前記第2の値を有する前記第2の選択信号を生成するとき，前記マルチプレクサが，前記OTP読出し結果として，前記訂正不可能なエラーが検出された前記データの前記第1の表現又は前記データの前記第2の表現のいずれも伴わないエラー信号を出力する，回路。」 なお，本願発明２－２５の概要は以下のとおりである。 本願発明２－９は，本願発明１を減縮した発明である。 本願発明１０は，本願発明１に対応する方法の発明であり，本願発明１とカテゴリ表現が異なるだけの発明である。また，本願発明１１－１５は，本願発明１０を減縮した発明である。 本願発明１６は，本願発明１に対応する「装置」の発明である。また，本願発明１７－２０は，本願発明１６を減縮した発明である。 本願発明２１は，本願発明１に対応する「コンピュータ可読記憶媒体」の発明であり，本願発明１とカテゴリ表現が異なるだけの発明である。また，本願発明２２は，本願発明２１を減縮した発明である。 本願発明２３は，本願発明１に対応する方法の発明であり，本願発明１とカテゴリ表現が異なるだけの発明である。また，本願発明２４－２５は，本願発明２３を減縮した発明である。 第３　引用文献，引用発明等 １　引用文献１について 原査定の拒絶の理由に引用された引用文献１（特開平９－２８８６１９号公報）には，図面とともに次の事項が記載されている。 Ａ　「【０００１】 【発明の属する技術分野】この発明は，コンピュータシステムの主記憶装置の主として信頼性向上に関するものである。 …（中略）… 【０００８】 【発明が解決しようとする課題】上記の従来技術は，訂正用のメモリセルの読み出しが通常使用のメモリセルのデータに２ビット以上のエラーが発生されたときに限られている。したがって，訂正用のメモリセルが通常使用のメモリセルよりも先に２ビット以上のエラーの状態になったときには訂正ができない。また，データの読み出し制御は通常のＥＣＣ回路と１個のメモリセルを用いた主記憶制御と異なっており，専用の複雑な主記憶制御回路を製作しなければいけないという問題があった。 【０００９】この発明は，このような問題を解決するためになされたもので，この発明は既存のＥＣＣ回路を内蔵した主記憶制御装置を変更することなく流用し，二重化したメモリセルを等価に扱うことにより，一方のメモリセルで２ビット以上のエラーが検出されても他方のメモリセルを用いて処理が継続できる安価で信頼性の高い主記憶装置を提供すること目的とする。」 Ｂ　「【００３７】 【発明の実施の形態】 実施の形態１．図１は，この発明の一実施形態を示す半導体メモリ装置の構成図である。図において，１・２はそれぞれ第１メモリセル・第２メモリセル，３・４はそれぞれメモリセル１・２の誤り検査を行うためのＥＣＣ検査回路からなる誤り検査手段，５はＥＣＣ検査回路の検査結果によりメモリセル１・２の出力を選択する選択器からなる選択手段，６はＥＣＣ回路すなわち誤り訂正符号回路を内蔵した主記憶制御装置(以下，ＭＣＵという)，７はメモリセルを制御するための制御線，８・９はそれぞれメモリセル１・２とＥＣＣ検査回路３・４および選択器５とを結ぶデータバス，１０は選択器と主記憶制御装置を結ぶデータバス，１１・１２はそれぞれＥＣＣ検査回路３・４での結果を選択器５に伝達するための信号線，１３はシステムバスである。」 Ｃ　「【００４２】実施の形態２．図３は，この発明の実施の形態２における選択器の構成図である。図において，１１ａおよび１２ａはそれぞれＥＣＣ検査回路３および４における検査結果においてノーエラーだったことを示す信号線，１１ｂおよび１２ｂはそれぞれＥＣＣ検査回路３および４における検査結果において１ビットエラーだったことを示す信号線，１１ｃおよび１２ｃはそれぞれＥＣＣ検査回路３および４における検査結果において２ビット以上エラーだったことを示す信号線，１４～１６はＡＮＤゲート，１７は第２メモリセル出力データ有効信号，１８は第２メモリセル出力データ有効信号１７が１の場合に第２メモリセルからのデータを選択し，その他の場合には第１メモリセルからのデータを選択するセレクタである。ただし，第１ＥＣＣ検査回路の検査結果の信号線１１ａおよび１１ｃは反転してＡＮＤゲート１４に入力され，第２ＥＣＣ検査回路の検査結果の信号線１２ｂおよび１２ｃは反転してＡＮＤゲート１５に入力される。その他の構成要素については図１と同一である。」 Ｄ　「【００５０】実施の形態４．図５は，この発明の実施の形態４における選択器の構成図である。図において，第１ＥＣＣ検査回路の検査結果の信号線１１ａおよび１１ｃは反転してＡＮＤゲート１４に入力され，第２ＥＣＣ検査回路の検査結果の信号線１２ａおよび１２ｃは反転してＡＮＤゲート１５に入力される。また，ＡＮＤゲート１４の出力は反転してＡＮＤゲート１６に入力される。その他の構成要素については，図１および図３と同一である。 【００５１】第１メモリセル１からの読み出しデータに１ビットエラーが含まれ，第２メモリセル２からの読み出しデータが正常である場合を例にとり，動作について説明する。第１メモリセル１から読み出されたデータは，第１ＥＣＣ検査回路３で検査され，その結果は２ビット以上エラーなので，信号線１１ａ・１１ｂ・１１ｃには（０，１，０）が出力される。したがって，ＡＮＤゲート１４の出力は１になる。第２メモリセル２から読み出されたデータは，第２ＥＣＣ検査回路４で検査され，その結果はノーエラーなので，信号線１２ａ・１２ｂ・１２ｃには（１，０，０）が出力される。ＡＮＤゲート１５の出力は１になる。よって，ＡＮＤゲート１６の入力は（０，０）になるので，出力である第２メモリセル出力データ有効信号１７に０が出力され，セレクタ３は第１メモリセルから１の読み出しデータを選択し，データバス１０に出力する。 【００５２】また，第１メモリセル１からの読み出しデータが正常であり，第２メモリセル２からの読み出しデータに１ビットエラーが含まれた場合は，信号線１１ａ・１１ｂ・１１ｃは（１，０，０），信号線１２ａ・１２ｂ・１２ｃは（０，１，０）になるので，ＡＮＤゲート１４・１５の出力はそれぞれ（０，１）になり，ＡＮＤゲート１６の出力である第２メモリセル出力データ有効信号１７は１になるため，セレクタ３は第２メモリセル２からの読み出しデータを選択する。 【００５３】また，第１メモリセル１からの読み出しデータ，および第２メモリセル２からの読み出しデータの双方に１ビットエラーが含まれた場合は，信号線１１ａ・１１ｂ・１１ｃは（０，１，０），信号線１２ａ・１２ｂ・１２ｃは（０，１，０）になるので，ＡＮＤゲート１４・１５の出力はそれぞれ１になり，ＡＮＤゲート１６の出力である第２メモリセル出力データ有効信号１７は０になるため，セレクタ３は第１メモリセル１からの読み出しデータを選択する。 【００５４】また，第１メモリセル１からの読み出しデータに２ビット以上のエラーが含まれており，第２メモリセル２からの読み出しデータに１ビットエラーが含まれた場合は，信号線１１ａ・１１ｂ・１１ｃは（０，０，１），信号線１２ａ・１２ｂ・１２ｃは（０，１，０）になるので，ＡＮＤゲート１４・１５の出力はそれぞれ（０，１）になり，ＡＮＤゲート１６の出力である第２メモリセル出力データ有効信号１７は１になるため，セレクタ３は第２メモリセル２からの読み出しデータを選択する。 【００５５】また，第１メモリセル１からの読み出しデータに１ビットエラーが含まれており，第２メモリセル２からの読み出しデータに２ビット以上のエラーが含まれた場合は，信号線１１ａ・１１ｂ・１１ｃは（０，１，０），信号線１２ａ・１２ｂ・１２ｃは（０，０，１）になるので，ＡＮＤゲート１４・１５の出力はそれぞれ（１，０）になり，ＡＮＤゲート１６の出力である第２メモリセル出力データ有効信号１７は０になるため，セレクタ３は第１メモリセル１からの読み出しデータを選択する。 【００５６】上記実施の形態の主記憶装置は，どちらかのデータが１ビットエラーであった場合，ＥＣＣ検査回路の検査結果により１ビットエラーの読み出しデータを選択するので，ＥＣＣ回路を内蔵したＭＣＵで誤り訂正を行なうことが可能であり，読みだし要求を出したプロセッサに対して正常なデータを供給することが可能である。また，ＥＣＣ回路を内蔵したＭＣＵに１ビットエラーを自動訂正した場合，メモリへの書き戻しを行なう機能により，メモリセル内のエラーの訂正が可能になる。」 したがって，上記引用文献１には次の発明（以下，「引用発明」という。）が記載されていると認められる。 「第１のメモリセル（１）からの読み出しデータを受信する第１ＥＣＣ検査回路（３）と， 第２のメモリセル（２）からの読み出しデータを受信する第２ＥＣＣ検査回路（４）と， 前記第１ＥＣＣ検査回路（３）と前記第２ＥＣＣ検査回路（４）の検査結果に応答して，前記第１のメモリセル（１）からの読み出しデータに基づくか，または前記第２のメモリセル（２）からの読み出しデータに基づいて，メモリセルからの読み出しデータを選択し出力する選択器（５）とを備え， 前記第１ＥＣＣ検査回路（３）および第２ＥＣＣ検査回路（４）の前記検査結果の出力が，前記第１のメモリセル（１）からの読み出しデータにおいて，ノーエラーが検出されたかどうかを指示する信号線（１１ａ）の出力信号，訂正可能な１ビットエラーが検出されたかどうかを指示する信号線（１１ｂ）の出力信号および訂正不可能なエラーが検出されたかどうかを指示する信号線（１１ｃ）の出力信号，前記第２のメモリセル（２）からの読み出しデータにおいて，ノーエラーが検出されたかどうかを指示する信号線（１２ａ）の出力信号，訂正可能な１ビットエラーが検出されたかどうかを指示する信号線（１２ｂ）の出力信号および訂正不可能なエラーが検出されたかどうかを指示する信号線（１２ｃ）の出力信号を含み， 前記選択器（５）は，前記信号線（１１ｂ）の出力信号がアサートされて，前記信号線（１２ｂ）の出力信号がデアサートされているとき，または，前記信号線（１１ｃ）の出力信号がデアサートされて，前記信号線（１２ｃ）の出力信号がアサートされているときに，第１の値（”０”）を有する選択信号（第２メモリセル出力データ有効信号１７）を生成して前記第１のメモリセル（１）からの読み出しデータを選択し， 前記信号線（１１ｂ）の出力信号がデアサートされて，前記信号線（１２ｂ）の出力信号がアサートされているとき，または，前記信号線（１１ｃ）の出力信号がアサートされて，前記信号線（１２ｃ）の出力信号がデアサートされているときに，第２の値（”１”）を有する選択信号（第２メモリセル出力データ有効信号１７）を生成して前記第２のメモリセル（２）からの読み出しデータを選択する回路。」 ２　引用文献２について 原査定の拒絶の理由に引用された引用文献２（国際公開第２０１２／０１８９１８号）の段落[0023]－[0025]，図２には，「磁気トンネル接合ＯＴＰ素子」（以下，「引用文献２技術」という。）が記載されていると認められる。 ３　引用文献３について 原査定の拒絶の理由に引用された引用文献３（特開昭６１－２４３５４９号公報）には，図面とともに次の事項が記載されている。 Ｅ　「〔実施例〕 以下，本発明の実施例を，図面により詳細に説明する。 第１図は，本発明の一実施例を示す誤り検出訂正機能付き記憶装置のブロック図である。 この実施例では，コンピュータシステムにおけるメモリ，あるいは電子交換機の主記憶装置に，本発明を適用し，記憶装置のブロックを２ブロック設けた場合を示す。第１図中，１－１，１－２はそれぞれ記憶装置（メモリ），２－１，２－２はエラーチェック符号付加回路，３－１，３－２はエラー検出訂正回路，４はバスインタフェース回路，５は出力制御回路である。 バスＢＵＳを介して記憶装置１－１，１－２に送られてくるデータは，読み出し制御線ＲＤをディスエーブルにし，バスインタフェース回路４を通過し，エラーチェック符号付加回路２－１，２－２で各々後に各記憶装置１－１，１－２からデータを読み出したときエラーチェックを行うために必要となるエラーチェック符号を付加し，アドレス線Ａによって指定された各記憶装置１－１，１－２上の当該アドレスにデータを書き込む。データ読み出し時には，アドレス線Ａによって指定された各記憶装置１－１，１－２のアドレスから各々データを読み出し，各エラー検出訂正回路３－１，３－２でエラーチェックおよび訂正を行い，訂正不可能な場合（すなわち，ＥＣＣ回路では２ビット以上の誤りが発生した場合）には，各エラー発生検出信号Ｅ１，Ｅ２に従って，データ出力制御回路５により正しいデータの出力の選択，差し止めを行う。」（第３頁左下欄第３行－同頁右下欄第１２行） Ｆ　「第２図は，第１図におけるデータ出力制御回路の構成図である。 データ出力制御回路５は，例えば第２図に示すように，セレクタ１８と論理回路からなる。通常，セレクタ１８は，エラー発生検出信号Ｅ１により出力データとしてＤ１側を選択し，記憶装置１－１のエラー検出訂正回路３－１で訂正不可能なエラーが発生した場合には，セレクタ１８は出力データをＤ２側に切換える。両記憶装置１－１，１－２がエラーを発生した場合には，データ出力を制止しエラー信号ＥＢを送る。片側の記憶装置のみがエラーを発生した場合には，エラー信号ＥＳを送り，セレクタ１８から出力したデータＤを読み出した記憶装置１－１，１－２の双方に再書き込みする。ただし，エラー信号ＥＳを各ブロック対応に用意すれば，誤りを発生した記憶装置に個別に再書き込みを行うことも可能である。」（第３頁右下欄第１３行－第４頁左上欄第１０行） したがって，上記引用文献３には， 「２つのメモリにおいて共に訂正不可能なエラーが検出されたときに，エラー信号ＥＢを生成する」 旨の技術（以下，「引用文献３技術」という。）が記載されていると認められる。 第４　対比・判断 １　本願発明１について （１）対比 本願発明１と引用発明とを対比すると，次のことがいえる。 ア　引用発明の「第１のメモリセル（１）」と「第２のメモリセル（２）」とは二重化されたメモリセルであり，引用発明の「メモリセル」と本願発明１の「ワンタイムプログラマブル(OTP)素子」とは，上位概念において“メモリセル”である点で共通することから，引用発明の「第１のメモリセル（１）」，「第２のメモリセル（２）」はそれぞれ，本願発明１の「第１のＯＴＰ素子」，「第２のＯＴＰ素子」に対応する。 イ　引用発明の「第１ＥＣＣ検査回路（３）」は，「第１のメモリセル（１）からの読み出しデータを受信」し，「第２ＥＣＣ検査回路（４）」は，「第２のメモリセル（２）からの読み出しデータを受信」し，「前記第１ＥＣＣ検査回路（３）と前記第２ＥＣＣ検査回路（４）の検査結果に応答して」，「メモリセルからの読み出しデータを選択し出力する」ことから，両者をあわせて“エラー検出回路”とみることができ，引用発明の「第１のメモリセル（１）からの読み出しデータ」は“第１のメモリセルからのデータの第１の表現”，「第２のメモリセル（２）からの読み出しデータ」は“第２のメモリセルからのデータの第２の表現”とみることができるから，引用発明と本願発明１とは，“第１のメモリセルからのデータの第１の表現を受信し前記第２のメモリセルからの前記データの第２の表現を受信するように結合された，エラー検出回路”を有する点で共通するといえる。 ウ　引用発明は，「前記第１ＥＣＣ検査回路（３）と前記第２ＥＣＣ検査回路（４）の検査結果に応答して，前記第１のメモリセル（１）からの読み出しデータに基づくか，または前記第２のメモリセル（２）からの読み出しデータに基づいて，メモリセルからの読み出しデータを選択し出力する」「選択器（５）」を備えるところ，上記イでの検討より，引用発明の「第１のメモリセル（１）からの読み出しデータ」は“第１のメモリセルからのデータの第１の表現”，「第２のメモリセル（２）からの読み出しデータ」は“第２のメモリセルからのデータの第２の表現”とみることができる。 また，引用発明の「選択器（５）」は，「メモリセルからの読み出しデータを選択し出力する」ことから，“出力回路”とみることができる。 そうすると，引用発明の「前記第１ＥＣＣ検査回路（３）と前記第２ＥＣＣ検査回路（４）の検査結果に応答して，前記第１のメモリセル（１）からの読み出しデータに基づくか，または前記第２のメモリセル（２）からの読み出しデータに基づいて，メモリセルからの読み出しデータを選択し出力する選択器（５）」と本願発明１の「マルチプレクサを含む出力回路であって，前記エラー検出回路の出力に応答して，前記データの前記第1の表現に基づくか，または前記第2のOTP素子からのデータの前記第2の表現に基づいて，OTP読出し結果を出力する，出力回路」とは，“出力回路であって，前記エラー検出回路の出力に応答して，前記データの前記第１の表現に基づくか，または前記第２のメモリセルからのデータの前記第２の表現に基づいて，メモリ読出し結果を出力する，出力回路”である点で共通するといえる。 エ　引用発明では，「前記第１ＥＣＣ検査回路（３）および第２ＥＣＣ検査回路（４）の前記検査結果の出力が，前記第１のメモリセル（１）からの読み出しデータにおいて，…（中略）…訂正不可能なエラーが検出されたかどうかを指示する信号線（１１ｃ）の出力信号」，「前記第２のメモリセル（２）からの読み出しデータにおいて，…（中略）…訂正不可能なエラーが検出されたかどうかを指示する信号線（１２ｃ）の出力信号を含」むところ，本願発明１の「第１のフラグ」は「エラー検出回路の前記出力が，前記データの前記第1の表現において訂正不可能なエラーが検出されたかどうかを指示する」ものであり，「第２のフラグ」は「前記データの前記第2の表現において訂正不可能なエラーが検出されたかどうかを指示する」ものであるから，引用発明の「信号線（１１ｃ）の出力信号」，「信号線（１２ｃ）の出力信号」はそれぞれ，本願発明１の「第１のフラグ」，「第２のフラグ」に相当するといえる。 そうすると，引用発明の「前記第１ＥＣＣ検査回路（３）および第２ＥＣＣ検査回路（４）の前記検査結果の出力が，前記第１のメモリセル（１）からの読み出しデータにおいて，ノーエラーが検出されたかどうかを指示する信号線（１１ａ）の出力信号，訂正可能な１ビットエラーが検出されたかどうかを指示する信号線（１１ｂ）の出力信号および訂正不可能なエラーが検出されたかどうかを指示する信号線（１１ｃ）の出力信号，前記第２のメモリセル（２）からの読み出しデータにおいて，ノーエラーが検出されたかどうかを指示する信号線（１２ａ）の出力信号，訂正可能な１ビットエラーが検出されたかどうかを指示する信号線（１２ｂ）の出力信号および訂正不可能なエラーが検出されたかどうかを指示する信号線（１２ｃ）の出力信号を含」むことと， 本願発明１の「前記エラー検出回路の前記出力が，前記データの前記第1の表現において訂正不可能なエラーが検出されたかどうかを指示する第1のフラグおよび前記データの前記第2の表現において訂正不可能なエラーが検出されたかどうかを指示する第2のフラグを含」むこととは，後記する点で相違するものの， “前記エラー検出回路の前記出力が，前記データの前記第１の表現において訂正不可能なエラーが検出されたかどうかを指示する第１のフラグおよび前記データの前記第２の表現において訂正不可能なエラーが検出されたかどうかを指示する第２のフラグを少なくとも含”む点で共通しているといえる。 オ　引用発明では，「選択器（５）は，前記信号線（１１ｂ）の出力信号がアサートされて，前記信号線（１２ｂ）の出力信号がデアサートされているとき」，「第１の値（”０”）を有する選択信号（第２メモリセル出力データ有効信号１７）を生成して前記第１のメモリセル（１）からの読み出しデータを選択し」，「前記信号線（１１ｂ）の出力信号がデアサートされて，前記信号線（１２ｂ）の出力信号がアサートされているとき」，「第２の値（”１”）を有する選択信号（第２メモリセル出力データ有効信号１７）を生成して前記第２のメモリセル（２）からの読み出しデータを選択する」ところ，「信号線（１１ｂ）の出力信号がアサートされ」るとき，あるいは，「信号線（１２ｂ）の出力信号がアサートされ」るときは，訂正可能な１ビットエラーが検出されたときであるから，訂正不可能なエラーが検出されたかどうかを指示する「信号線（１１ｃ）の出力信号」および「信号線（１２ｃ）の出力信号」はデアサートされるときであることは明らかである。 すなわち，引用発明では，「信号線（１１ｃ）の出力信号」および「信号線（１２ｃ）の出力信号」がデアサートされるときには，「第１の値（”０”）を有する選択信号（第２メモリセル出力データ有効信号１７）を生成して前記第１のメモリセル（１）からの読み出しデータを選択し」，または，「第２の値（”１”）を有する選択信号（第２メモリセル出力データ有効信号１７）を生成して前記第２のメモリセル（２）からの読み出しデータを選択する」ことが読み取れ，上記ウ，エでの検討より，引用発明の「信号線（１１ｃ）の出力信号」，「信号線（１２ｃ）の出力信号」はそれぞれ，本願発明１の「第１のフラグ」，「第２のフラグ」に相当し，引用発明の「選択器（５）」は“出力回路”とみることができるから，引用発明は， “第１のフラグと第２のフラグとがデアサートされていることに基づいて，出力回路が，第１の値を有する第１の選択信号又は第２の値を有する第２の選択信号を生成するとき，前記出力回路が，データの第１の表現又はデータの第２の表現に基づいてメモリ読出し結果を出力”するといえる。 そうすると，引用発明の「選択器（５）は，前記信号線（１１ｂ）の出力信号がアサートされて，前記信号線（１２ｂ）の出力信号がデアサートされているとき」，「第１の値（”０”）を有する選択信号（第２メモリセル出力データ有効信号１７）を生成して前記第１のメモリセル（１）からの読み出しデータを選択し」，「前記信号線（１１ｂ）の出力信号がデアサートされて，前記信号線（１２ｂ）の出力信号がアサートされているとき」，「第２の値（”１”）を有する選択信号（第２メモリセル出力データ有効信号１７）を生成して前記第２のメモリセル（２）からの読み出しデータを選択する」ことと， 本願発明１の「前記第1のフラグと前記第2のフラグとがデアサートされていることに基づいて，前記出力回路が，第1の値を有する第1の選択信号又は第2の値を有する第2の選択信号を生成するとき，前記マルチプレクサが，前記データの前記第1の表現又は前記データの前記第2の表現に基づいて前記OTP読出し結果を出力」することとは，後記する点で相違するものの， “前記第１のフラグと前記第２のフラグとがデアサートされていることに基づいて，前記出力回路が，第１の値を有する第１の選択信号又は第２の値を有する第２の選択信号を生成するとき，前記出力回路が，前記データの前記第１の表現又は前記データの前記第２の表現に基づいて前記メモリ読出し結果を出力”することである点で共通しているといえる。 カ　引用発明では，「選択器（５）は」，「前記信号線（１１ｃ）の出力信号がデアサートされて，前記信号線（１２ｃ）の出力信号がアサートされているときに，第１の値（”０”）を有する選択信号（第２メモリセル出力データ有効信号１７）を生成して前記第１のメモリセル（１）からの読み出しデータを選択」するところ，上記イでの検討より，引用発明の「第１のメモリセル（１）からの読み出しデータ」は“第１のメモリセルからのデータの第１の表現”とみることができ，また，上記ウ，エでの検討より，引用発明の「信号線（１１ｃ）の出力信号」，「信号線（１２ｃ）の出力信号」はそれぞれ，本願発明１の「第１のフラグ」，「第２のフラグ」に相当し，引用発明の「選択器（５）」は“出力回路”とみることができるから，引用発明は， “第１のフラグがデアサートされて，第２のフラグがアサートされていることに基づいて，第１の値を有する第１の選択信号を生成するとき，出力回路が，データの第１の表現に基づいてメモリ読出し結果を出力”するといえる。 そうすると，引用発明の「選択器（５）は」，「前記信号線（１１ｃ）の出力信号がデアサートされて，前記信号線（１２ｃ）の出力信号がアサートされているときに，第１の値（”０”）を有する選択信号（第２メモリセル出力データ有効信号１７）を生成して前記第１のメモリセル（１）からの読み出しデータを選択」することと， 本願発明１の「前記第1のフラグがデアサートされて，前記第2のフラグがアサートされていることに基づいて，前記出力回路が，前記第1の値を有する前記第1の選択信号を生成するとき，前記マルチプレクサが，前記データの前記第1の表現に基づいて前記OTP読出し結果を出力」することとは，後記する点で相違するものの， “前記第１のフラグがデアサートされて，前記第２のフラグがアサートされていることに基づいて，前記第１の値を有する前記第１の選択信号を生成するとき，前記出力回路が，前記データの前記第１の表現に基づいて前記メモリ読出し結果を出力”することである点で共通しているといえる。 キ　引用発明では，「選択器（５）は」，「前記信号線（１１ｃ）の出力信号がアサートされて，前記信号線（１２ｃ）の出力信号がデアサートされているときに，第２の値（”１”）を有する選択信号（第２メモリセル出力データ有効信号１７）を生成して前記第２のメモリセル（２）からの読み出しデータを選択する」ところ，上記イでの検討より，引用発明の「第２のメモリセル（２）からの読み出しデータ」は“第２のメモリセルからのデータの第２の表現”とみることができ，また，上記ウ，エでの検討より，引用発明の「信号線（１１ｃ）の出力信号」，「信号線（１２ｃ）の出力信号」はそれぞれ，本願発明１の「第１のフラグ」，「第２のフラグ」に相当し，引用発明の「選択器（５）」は“出力回路”とみることができるから，引用発明は， “前記第１のフラグがアサートされて，前記第２のフラグがデアサートされていることに基づいて，前記第２の値を有する前記第２の選択信号を生成するとき，前記出力回路が，前記データの前記第２の表現に基づいて前記メモリ読出し結果を出力する”といえる。 そうすると，引用発明の「選択器（５）は」，「前記信号線（１１ｃ）の出力信号がアサートされて，前記信号線（１２ｃ）の出力信号がデアサートされているときに，第２の値（”１”）を有する選択信号（第２メモリセル出力データ有効信号１７）を生成して前記第２のメモリセル（２）からの読み出しデータを選択する」ことと， 本願発明１の「前記第1のフラグがアサートされて，前記第2のフラグがデアサートされていることに基づいて，前記出力回路が，前記第2の値を有する前記第2の選択信号を生成するとき，前記マルチプレクサが，前記データの前記第2の表現に基づいて前記OTP読出し結果を出力」することとは，後記する点で相違するものの， “前記第１のフラグがアサートされて，前記第２のフラグがデアサートされていることに基づいて，前記第２の値を有する前記第２の選択信号を生成するとき，前記出力回路が，前記データの前記第２の表現に基づいて前記メモリ読出し結果を出力する”ことである点で共通しているといえる。 したがって，本願発明１と引用発明との間には，次の一致点，相違点があるといえる。 （一致点） 「　第１のメモリセルと， 第２のメモリセルと， 前記第１のメモリセルからのデータの第１の表現を受信し前記第２のメモリセルからの前記データの第２の表現を受信するように結合された，エラー検出回路と， 出力回路であって，前記エラー検出回路の出力に応答して，前記データの前記第１の表現に基づくか，または前記第２のメモリセルからのデータの前記第２の表現に基づいて，メモリ読出し結果を出力する，出力回路と を備え， 前記エラー検出回路の前記出力が，前記データの前記第１の表現において訂正不可能なエラーが検出されたかどうかを指示する第１のフラグおよび前記データの前記第２の表現において訂正不可能なエラーが検出されたかどうかを指示する第２のフラグを少なくとも含み， 前記第１のフラグと前記第２のフラグとがデアサートされていることに基づいて，前記出力回路が，第１の値を有する第１の選択信号又は第２の値を有する第２の選択信号を生成するとき，前記出力回路が，前記データの前記第１の表現又は前記データの前記第２の表現に基づいて前記メモリ読出し結果を出力し， 前記第１のフラグがデアサートされて，前記第２のフラグがアサートされていることに基づいて，前記第１の値を有する前記第１の選択信号を生成するとき，前記出力回路が，前記データの前記第１の表現に基づいて前記メモリ読出し結果を出力し， 前記第１のフラグがアサートされて，前記第２のフラグがデアサートされていることに基づいて，前記第２の値を有する前記第２の選択信号を生成するとき，前記出力回路が，前記データの前記第２の表現に基づいて前記メモリ読出し結果を出力する， 回路。」 （相違点） （相違点１） 本願発明１では，メモリが「第1のワンタイムプログラマブル(OTP)素子」と，「第2のOTP素子」とにより構成されているのに対して，引用発明では，メモリが「第１のメモリセル」と，「第２のメモリセル」とにより構成されている点。 （相違点２） エラー検出回路に関し，本願発明１の「エラー検出回路」が「第1のOTP素子からのデータの第1の表現を受信し前記第2のOTP素子からの前記データの第2の表現を受信するように結合され」ているのに対して，引用発明は，エラー検出回路が「第１のメモリセル（１）からの読み出しデータを受信する第１ＥＣＣ検査回路（３）」と，「第２のメモリセル（２）からの読み出しデータを受信する第２ＥＣＣ検査回路（４）」の２つの検査回路から構成される点。 （相違点３） 出力回路に関し，本願発明１の「出力回路」は「マルチプレクサ」を含むのに対して，引用発明の出力回路（選択器（５））は，「マルチプレクサ」を含むかどうか言及されていない点。 （相違点４） 本願発明１では，「エラー検出回路の前記出力が，前記データの前記第1の表現において訂正不可能なエラーが検出されたかどうかを指示する第1のフラグおよび前記データの前記第2の表現において訂正不可能なエラーが検出されたかどうかを指示する第2のフラグ」のみを含むのに対して， 引用発明では，「第１ＥＣＣ検査回路（３）および第２ＥＣＣ検査回路（４）の前記検査結果の出力」が，「前記第１のメモリセル（１）からの読み出しデータにおいて」，第１のフラグ（訂正不可能なエラーが検出されたかどうかを指示する信号線（１１ｃ）の出力信号）の他に，「ノーエラーが検出されたかどうかを指示する信号線（１１ａ）の出力信号，訂正可能な１ビットエラーが検出されたかどうかを指示する信号線（１１ｂ）の出力信号」を含み，「前記第２のメモリセル（２）からの読み出しデータにおいて」，第２のフラグ（訂正不可能なエラーが検出されたかどうかを指示する信号線（１２ｃ）の出力信号）の他に，「ノーエラーが検出されたかどうかを指示する信号線（１２ａ）の出力信号，訂正可能な１ビットエラーが検出されたかどうかを指示する信号線（１２ｂ）の出力信号」を含む点。 （相違点５） 本願発明１では，「前記マルチプレクサが，前記データの前記第1の表現又は前記データの前記第2の表現に基づいて前記OTP読出し結果を出力」するのに対して，引用発明では，「選択器（５）」において，「マルチプレクサ」が「第１のメモリセル（１）からの読み出しデータ」または「第２のメモリセル（２）からの読み出しデータ」を選択することは言及されていない点。 （相違点６） 本願発明１では，「第1のフラグと前記第2のフラグとがアサートされていることに基づいて，前記出力回路が，前記第1の値を有する前記第1の選択信号又は前記第2の値を有する前記第2の選択信号を生成するとき，前記マルチプレクサが，前記OTP読出し結果として，前記訂正不可能なエラーが検出された前記データの前記第1の表現又は前記データの前記第2の表現のいずれも伴わないエラー信号を出力する」のに対して，引用発明では，第１のフラグ（信号線（１１ｃ）の出力信号）がアサートされて，かつ第２のフラグ（信号線（１２ｃ）の出力信号）がアサートされているときの出力回路のメモリ読出し結果出力についての言及がなく，また，そのときに「エラー信号」を出力することについても言及されていない点。 （２）相違点についての判断 ア　相違点６について 事案に鑑みて，上記相違点６を先に検討すると，引用発明では，「選択器（５）」は，信号線（１１ａ，１１ｂ，１１ｃ，１２ａ，１２ｂ，１２ｃ）の出力信号に応じて，第１の値（”０”）を有する選択信号（１７）を生成して第１のメモリセル（１）からの読み出しデータ，または第２の値（”１”）を有する選択信号（１７）を生成して第２のメモリセル（２）からの読み出しデータのいずれかを選択するよう動作すると認められる。 また，引用発明では，第１のフラグ（信号線（１１ｃ）の出力信号）がアサートされて，かつ第２のフラグ（信号線（１２ｃ）の出力信号）がアサートされているときの出力回路のメモリ読出し結果出力についての言及がなく，メモリ読出し結果の出力をしないエラー検出についても言及がないことから，「選択器（５）」は，第１のメモリセル（１）からの読み出しデータ，または第２のメモリセル（２）からの読み出しデータのいずれかを選択するよう動作すると解され，いずれの読み出しデータも選択せず，エラー信号を出力すること，本願発明１のように「第1のフラグと前記第2のフラグとがアサートされていることに基づいて，前記出力回路が，前記第1の値を有する前記第1の選択信号又は前記第2の値を有する前記第2の選択信号を生成するとき，前記マルチプレクサが，前記OTP読出し結果として，前記訂正不可能なエラーが検出された前記データの前記第1の表現又は前記データの前記第2の表現のいずれも伴わないエラー信号を出力する」こと（以下，「相違点６に係る本願発明１の構成」という。）を想起する動機があったとはいえない。 そして，引用文献２記載技術のような「磁気トンネル接合ＯＴＰ素子」や，引用文献３記載技術のような，「２つのメモリにおいて共に訂正不可能なエラーが検出されたときに，エラー信号ＥＢを生成する」旨の技術が本願の優先日前に当該技術分野の周知技術であったとしても，相違点６に係る本願発明１の構成が周知技術であったとまではいえない。 そうすると，引用発明において，第1のフラグと第2のフラグとがアサートされていることに基づいて，出力回路が，第1の値を有する第1の選択信号又は第2の値を有する第2の選択信号を生成するとき，マルチプレクサが，OTP読出し結果として，訂正不可能なエラーが検出されたデータの第1の表現又はデータの第2の表現のいずれも伴わないエラー信号を出力すること，すなわち，上記相違点６に係る構成とすることは，当業者が適宜なし得たものであるとすることはできない。 イ　まとめ 上記相違点１－５について判断するまでもなく，本願発明１は，当業者であっても，引用発明及び引用文献２，３技術に基づいて容易に発明できたものとはいえない。 ２　本願発明２－９について 本願発明２－９は，本願発明１を減縮した発明であり，本願発明１の「第1のフラグと前記第2のフラグとがアサートされていることに基づいて，前記出力回路が，前記第1の値を有する前記第1の選択信号又は前記第2の値を有する前記第2の選択信号を生成するとき，前記マルチプレクサが，前記OTP読出し結果として，前記訂正不可能なエラーが検出された前記データの前記第1の表現又は前記データの前記第2の表現のいずれも伴わないエラー信号を出力する」こと，と同一の構成を備えるものであるから，本願発明１と同じ理由により，当業者であっても，引用発明及び引用文献２，３記載技術に基づいて容易に発明できたものとはいえない。 ３　本願発明１０－１５について 本願発明１０は，本願発明１に対応する方法の発明であり，本願発明１１－１５は，本願発明１０を減縮した発明であり，本願発明１の「第1のフラグと前記第2のフラグとがアサートされていることに基づいて，前記出力回路が，前記第1の値を有する前記第1の選択信号又は前記第2の値を有する前記第2の選択信号を生成するとき，前記マルチプレクサが，前記OTP読出し結果として，前記訂正不可能なエラーが検出された前記データの前記第1の表現又は前記データの前記第2の表現のいずれも伴わないエラー信号を出力する」こと，と対応する構成を備えるものであるから，本願発明１と同じ理由により，当業者であっても，引用発明及び引用文献２，３記載技術に基づいて容易に発明できたものとはいえない。 ４　本願発明１６－２０について 本願発明１６は，本願発明１に対応する「装置」の発明であり，本願発明１７－２０は，本願発明１６を減縮した発明であり，本願発明１の「第1のフラグと前記第2のフラグとがアサートされていることに基づいて，前記出力回路が，前記第1の値を有する前記第1の選択信号又は前記第2の値を有する前記第2の選択信号を生成するとき，前記マルチプレクサが，前記OTP読出し結果として，前記訂正不可能なエラーが検出された前記データの前記第1の表現又は前記データの前記第2の表現のいずれも伴わないエラー信号を出力する」こと，と対応する構成を備えるものであるから，本願発明１と同じ理由により，当業者であっても，引用発明及び引用文献２，３記載技術に基づいて容易に発明できたものとはいえない。 ５　本願発明２１－２２について 本願発明２１は，本願発明１に対応する「コンピュータ可読記憶媒体」の発明であり，本願発明２２は，本願発明２１を減縮した発明であり，本願発明１の「第1のフラグと前記第2のフラグとがアサートされていることに基づいて，前記出力回路が，前記第1の値を有する前記第1の選択信号又は前記第2の値を有する前記第2の選択信号を生成するとき，前記マルチプレクサが，前記OTP読出し結果として，前記訂正不可能なエラーが検出された前記データの前記第1の表現又は前記データの前記第2の表現のいずれも伴わないエラー信号を出力する」こと，と対応する構成を備えるものであるから，本願発明１と同じ理由により，当業者であっても，引用発明及び引用文献２，３記載技術に基づいて容易に発明できたものとはいえない。 ６　本願発明２３－２５について 本願発明２３は，本願発明１に対応する方法の発明であり，本願発明２４－２５は，本願発明２３を減縮した発明であり，本願発明１の「第1のフラグと前記第2のフラグとがアサートされていることに基づいて，前記出力回路が，前記第1の値を有する前記第1の選択信号又は前記第2の値を有する前記第2の選択信号を生成するとき，前記マルチプレクサが，前記OTP読出し結果として，前記訂正不可能なエラーが検出された前記データの前記第1の表現又は前記データの前記第2の表現のいずれも伴わないエラー信号を出力する」こと，と対応する構成を備えるものであるから，本願発明１と同じ理由により，当業者であっても，引用発明及び引用文献２，３記載技術に基づいて容易に発明できたものとはいえない。 第５　原査定の概要及び原査定についての判断 原査定は，請求項１－２７について上記引用文献１及び引用文献２，３に基づいて，当業者が容易に発明できたものであるから，特許法第２９条第２項の規定により特許を受けることができないというものである。 しかしながら，平成２９年１２月１１日付け手続補正により補正された請求項１，請求項１０，１６，２１，２３は，それぞれ「第1のフラグと前記第2のフラグとがアサートされていることに基づいて，前記出力回路が，前記第1の値を有する前記第1の選択信号又は前記第2の値を有する前記第2の選択信号を生成するとき，前記マルチプレクサが，前記OTP読出し結果として，前記訂正不可能なエラーが検出された前記データの前記第1の表現又は前記データの前記第2の表現のいずれも伴わないエラー信号を出力する」という事項，前記事項に対応する構成を有するものとなっており，上記のとおり，本願発明１－２５は，上記引用文献１及び引用文献２，３に記載された発明に基づいて，当業者が容易に発明できたものではない。 したがって，原査定を維持することはできない。 第６　当審拒絶理由について １　特許法第３６条第６項第２号について （１）当審では，請求項１－２７の「前記出力回路が，」 「前記第1のフラグと前記第2のフラグとがデアサートされているときに，第1の値を有する第1の選択信号又は第2の値を有する第2の選択信号を生成し，」が特定する事項が不明確であるとの拒絶の理由を通知しているが，平成２９年１２月１１日付けの手続補正により，「前記第1のフラグと前記第2のフラグとがデアサートされていることに基づいて，前記出力回路が，第1の値を有する第1の選択信号又は第2の値を有する第2の選択信号を生成するとき，前記マルチプレクサが，前記データの前記第1の表現又は前記データの前記第2の表現に基づいて前記OTP読出し結果を出力し，」と補正された結果，この拒絶の理由は解消した。 （２）当審では，請求項１－２７の「前記出力回路が，」「前記第1のフラグと前記第2のフラグとがアサートされているときに，前記第1の選択信号又は前記第2の選択信号を生成し」，「前記第1のフラグと前記第2のフラグとがアサートされていることに基づいて，前記第1の選択信号又は前記第2の選択信号が生成されるとき，前記OTP読出し結果としてエラー信号を出力する」が特定する事項が不明確であるとの拒絶の理由を通知しているが，平成２９年１２月１１日付けの手続補正により，「前記第1のフラグと前記第2のフラグとがアサートされていることに基づいて，前記出力回路が，前記第1の値を有する前記第1の選択信号又は前記第2の値を有する前記第2の選択信号を生成するとき，前記マルチプレクサが，前記OTP読出し結果として，前記訂正不可能なエラーが検出された前記データの前記第1の表現又は前記データの前記第2の表現のいずれも伴わないエラー信号を出力する，」と補正された結果，この拒絶の理由は解消した。 （３）当審では，請求項１－２７の「出力回路」が「マルチプレクサ」を含むか否か，「OTP読出し結果」の出力が「マルチプレクサ」によりなされるか否か不明確であるとの拒絶の理由を通知しているが，平成２９年１２月１１日付けの手続補正により，「マルチプレクサ」を特定する補正がなされた結果，この拒絶の理由は解消した。 ２　特許法第３６条第４項第１号について 当審では，請求項１－２７の「OTP読出し結果」として出力される「エラー信号」について，どのように「第1の選択信号又は前記第2の選択信号」を生成し，生成された「第1の選択信号又は前記第2の選択信号」に基づいて如何にして「エラー信号」を出力できるのか，この出願の発明の詳細な説明は，当業者が請求項１－２７に係る発明を実施することができる程度に明確かつ十分に記載されたものでないとの拒絶の理由を通知しているが，平成２９年１２月１１日付けの手続補正により，「前記第1のフラグと前記第2のフラグとがアサートされていることに基づいて，前記出力回路が，前記第1の値を有する前記第1の選択信号又は前記第2の値を有する前記第2の選択信号を生成するとき，前記マルチプレクサが，前記OTP読出し結果として，前記訂正不可能なエラーが検出された前記データの前記第1の表現又は前記データの前記第2の表現のいずれも伴わないエラー信号を出力する，」と補正された結果，この拒絶の理由は解消した。 第７　むすび 以上のとおり，本願発明１－２５は，当業者が引用発明及び引用文献２，３記載技術に基づいて容易に発明をすることができたものではない。したがって，原査定の理由によっては，本願を拒絶することはできない。 また，他に本願を拒絶すべき理由を発見しない。 よって，結論のとおり審決する。