2015-021642

特願２０１３－２３４１４０「エラー訂正パリティビットによるＭＲＡＭスマートビット書き込みアルゴリズムの方法および装置」拒絶査定不服審判事件〔平成２６年　６月１２日出願公開、特開２０１４－１１００７１〕について、次のとおり審決する。

【結　論】 本件審判の請求は、成り立たない。

【理　由】 第１　手続の経緯 本願は、平成２５年１１月１２日（パリ条約による優先権主張外国庁受理２０１２年１１月３０日（以下、「優先日」という。），２０１３年６月１４日，米国）を出願日とする出願であって、その後の手続の経緯の概略は次のとおりである。 出願審査請求（提出日）　　　　　　平成２５年１１月１２日 拒絶理由通知（起案日）　　　　　　平成２６年９月５日 意見、手続補正（提出日）　　　　　平成２７年１月７日 拒絶理由通知（最後）（起案日）　　平成２７年２月２６日 意見、手続補正（提出日）　　　　　平成２７年７月３日 補正の却下の決定（起案日）　　　　平成２７年７月３１日 拒絶査定（起案日）　　　　　　　　平成２７年７月３１日 拒絶査定謄本送達　　　　　　　　　平成２７年８月４日 審判請求（提出日）　　　　　　　　平成２７年１２月４日 手続補正（提出日）　　　　　　　　平成２７年１２月４日 前置報告（作成日）　　　　　　　　平成２８年２月１６日 上申書（提出日）　　　　　　　　　平成２８年８月２日 第２　平成２７年１２月４日付の手続補正についての補正却下の決定 ［補正却下の決定の結論］ 平成２７年１２月４日付の手続補正を却下する。 ［理由］ １．補正の内容 平成２７年１２月４日付の手続補正（以下、「本件補正」という。）により、特許請求の範囲は次のとおり補正された。 ［本件補正前］ 平成２７年１月７日付の手続補正により補正された特許請求の範囲を「本件補正前」の特許請求の範囲という。（なお、平成２７年７月３日の手続補正は補正の却下の決定がされている。） 「【請求項１】 （ａ）予期されるマルチビットワードを、ＭＲＡＭメモリ中の記憶場所に書き込むことを試みる工程と； （ｂ）前記マルチビットワードの書き込みを試みた後、前記記憶場所から、実際のマルチビットワードを読み出す工程と； （ｃ）前記実際のマルチビットワードと前記予期されるマルチビットワードを比較して、 前記記憶場所中に保存される誤りビットのグループおよび正しいビットのグループを識別する工程；および、 （ｄ）前記正しいビットのグループを前記記憶場所に再書き込みすることなく、前記誤りビットのグループを前記記憶場所に再書き込みする工程、 を含むことを特徴とするＭＲＡＭメモリに書き込む方法。 【請求項２】 前記メモリは、ＭＲＡＭセルのアレイを含む磁気ランダムアクセスメモリ（ＭＲＡＭ）デバイスであり、前記工程（ｂ）、（ｃ）および（ｄ）は、前記誤りビットのグループの訂正を試みる反復方式で繰り返され、さらに、 前記工程（ｂ）、（ｃ）および（ｄ）の各反復のカウンター値を増加しまたは減少する工程と、 前記カウンター値が、所定のカウンタースレショルドを有する予め決められた関係を有するかに基づいて、前記工程（ｂ）、（ｃ）および（ｄ）の繰り返しを中断する工程、 および、 前記工程（ｂ）、（ｃ）および（ｄ）の繰り返しが中断される時、誤り訂正符号を用いて、残りの誤りビットを訂正することを試みる工程、 を含むことを特徴とする請求項１に記載の方法。 【請求項３】 誤り訂正符号により訂正可能なビットサイズ以下であるかどうか判断する工程と、 前記誤りビットの数量が前記ビットサイズ以下である場合、前記誤り訂正符号を用いて、 前記マルチビットワードでの前記誤りビットを訂正する工程と、 前記誤りビットの数量が前記ビットサイズより大きい場合、前記個々の誤りビット、または、前記全体のマルチビットワードの前記記憶場所を、置換記憶場所にマッピングする工程と、 をさらに含み、 前記実際のマルチビットワードと前記予期されるマルチビットワードの比較は、ビットワイズ、論理ＸＯＲ比較であることを特徴とする請求項１に記載の方法。 【請求項４】 前記誤りビットが、誤り訂正符号（ＥＣＣ）のために確保される前記記憶場所の部分だけに対応するか判断する工程と、 前記誤りビットが、前記ＥＣＣのために確保される前記記憶場所の前記部分だけに対応する場合、フラグを設定して、前記記憶場所の前記ＥＣＣを無視する工程、 をさらに含み、 前記フラグが設定された後、前記メモリデバイスは、前記記憶場所を用いて、データ読み出しと書き込みを継続することを特徴とする請求項１に記載の方法。 【請求項５】 予期されるマルチビットワードを、磁気ランダムアクセスメモリ（ＭＲＡＭ）中の記憶場所に書き込むことを試みる工程と、 前記マルチビットワードの書き込みを試みた後、前記記憶場所から、実際のマルチビットワードを読み出す工程と、 論理的に、前記実際のマルチビットワードと前記予期されるマルチビットワードを比較して、誤りビットのグループ、および、前記記憶場所中に保存される正しいビットのグループを識別する工程と、 前記論理比較の結果に基づいて、選択的に、前記正しいビットのグループを前記記憶場所に再書き込みすることなく、前記誤りビットのグループを前記記憶場所に再書き込みする工程と、 を含むことを特徴とするＭＲＡＭメモリに書き込む方法。 【請求項６】 前記の選択的な再書き込みの後、前記記憶場所から、前記実際のマルチビットワードを再読み出す工程、および、 誤り訂正符号を用いて、選択的に、前記記憶場所に再書き込みすることが試みられる一つ以上の残りの誤りビットを訂正する工程、 をさらに含み、 前記マルチビットワードと前記予期されるマルチビットワードの比較は、ビットワイズ論理ＸＯＲ比較で、 前記誤りビットのグループは、所定回数まで、メモリに再書き込みされ、 前記所定数に達する時、前記誤りビットのグループの前記再書き込みを停止することを特徴とする請求項５に記載の方法。 【請求項７】 前記誤りビットが、誤り訂正符号（ＥＣＣ）に確保される前記記憶場所の部分だけに対応するか判断する工程、および前記誤りビットが、前記ＥＣＣに確保される前記記憶場所の前記部分だけに対応する場合、フラグを設定して、前記記憶場所の前記ＥＣＣを無視する工程、 をさらに含むことを特徴とする請求項５に記載の方法。 【請求項８】 ＭＲＡＭメモリからマルチビットワードを読み出す読み出し回路と、 前記ＭＲＡＭメモリから読み出された前記マルチビットワードと、前もって前記ＭＲＡＭメモリに書き込まれる予期されるマルチビットワードを比較して、前記マルチビットワード中の誤りビットのグループを決定する比較回路と、 前記マルチビットワード中の前記誤りビットの数量が、誤り訂正符号により訂正可能なビットサイズになるまで、前記誤りビットのグループをＭＲＡＭメモリに書き込む書き込み回路、および、 前記誤り訂正符号を用いて、前記マルチビットワード中の前記誤りビットを訂正するエラー訂正回路、 を含み、ＭＲＡＭメモリに書き込むことを特徴とするメモリデバイス。 【請求項９】 前記比較回路は、ＸＯＲ比較ブロックを含み、前記メモリは、磁気ランダムアクセスメモリ（ＭＲＡＭ）セルのアレイを含むことを特徴とする請求項８に記載のメモリデバイス。 【請求項１０】 前記ＭＲＡＭセルは、 第一強磁性板、 第二強磁性板、および、 前記第一強磁性板および第二強磁性板の間に設置される薄膜絶縁層、 を含むことを特徴とする請求項９に記載のメモリデバイス。」 （以下、この特許請求の範囲に記載された請求項を「補正前請求項」という。） ［本件補正後］ 「【請求項１】 （ａ）予期されるマルチビットワードを、ＭＲＡＭメモリ中の記憶場所に書き込むことを試みる工程と； （ｂ）前記マルチビットワードの書き込みを試みた後、前記記憶場所から、実際のマルチビットワードを読み出す工程と； （ｃ）前記実際のマルチビットワードと前記予期されるマルチビットワードを比較して、 前記記憶場所中に保存される誤りビットのグループおよび正しいビットのグループを識別する工程と；、 （ｄ）前記正しいビットのグループを前記記憶場所に再書き込みすることなく、前記誤りビットのグループを前記記憶場所に再書き込みする工程と、 （ｅ）検証のため前記記憶場所から実際のマルチビットワードを再読み出しする工程と、 （ｆ）前記マルチビットワード内での誤りビットのグループが、誤り訂正符号により訂正可能なビットサイズ以下であるかどうか判断する工程と、 を含むことを特徴とするＭＲＡＭメモリに書き込む方法。 【請求項２】 前記メモリは、ＭＲＡＭセルのアレイを含む磁気ランダムアクセスメモリ（ＭＲＡＭ）デバイスであり、前記工程（ｂ）、（ｃ）および（ｄ）は、前記誤りビットのグループの訂正を試みる反復方式で繰り返され、さらに、 前記工程（ｂ）、（ｃ）および（ｄ）の各反復のカウンター値を増加しまたは減少する工程と、 前記カウンター値が、所定のカウンタースレショルドを有する予め決められた関係を有するかに基づいて、前記工程（ｂ）、（ｃ）および（ｄ）の繰り返しを中断する工程、 および、 前記工程（ｂ）、（ｃ）および（ｄ）の繰り返しが中断される時、誤り訂正符号を用いて、残りの誤りビットを訂正することを試みる工程、 を含むことを特徴とする請求項１に記載の方法。 【請求項３】 誤り訂正符号により訂正可能なビットサイズ以下であるかどうか判断する工程と、 前記誤りビットの数量が前記ビットサイズ以下である場合、前記誤り訂正符号を用いて、 前記マルチビットワードでの前記誤りビットを訂正する工程と、 前記誤りビットの数量が前記ビットサイズより大きい場合、前記個々の誤りビット、または、前記全体のマルチビットワードの前記記憶場所を、置換記憶場所にマッピングする工程と、 をさらに含み、 前記実際のマルチビットワードと前記予期されるマルチビットワードの比較は、ビットワイズ、論理ＸＯＲ比較であることを特徴とする請求項１に記載の方法。 【請求項４】 前記誤りビットが、誤り訂正符号（ＥＣＣ）のために確保される前記記憶場所の部分だけに対応するか判断する工程と、 前記誤りビットが、前記ＥＣＣのために確保される前記記憶場所の前記部分だけに対応する場合、フラグを設定して、前記記憶場所の前記ＥＣＣを無視する工程、 をさらに含み、 前記フラグが設定された後、前記メモリデバイスは、前記記憶場所を用いて、データ読み出しと書き込みを継続することを特徴とする請求項１に記載の方法。 【請求項５】 予期されるマルチビットワードを、磁気ランダムアクセスメモリ（ＭＲＡＭ）中の記憶場所に書き込むことを試みる工程と、 前記マルチビットワードの書き込みを試みた後、前記記憶場所から、実際のマルチビットワードを読み出す工程と、 論理的に、前記実際のマルチビットワードと前記予期されるマルチビットワードを比較して、誤りビットのグループ、および、前記記憶場所中に保存される正しいビットのグループを識別する工程と、 前記論理比較の結果に基づいて、選択的に、前記正しいビットのグループを前記記憶場所に再書き込みすることなく、前記誤りビットのグループを前記記憶場所に再書き込みする工程と、 検証のため前記記憶場所から実際のマルチビットワードを再読み出しする工程と、 前記マルチビットワード内での誤りビットのグループが、誤り訂正符号により訂正可能なビットサイズ以下であるかどうか判断する工程と、 を含むことを特徴とするＭＲＡＭメモリに書き込む方法。 【請求項６】 前記の選択的な再書き込みの後、前記記憶場所から、前記実際のマルチビットワードを再読み出す工程、および、 誤り訂正符号を用いて、選択的に、前記記憶場所に再書き込みすることが試みられる一つ以上の残りの誤りビットを訂正する工程、 をさらに含み、 前記マルチビットワードと前記予期されるマルチビットワードの比較は、ビットワイズ論理ＸＯＲ比較で、 前記誤りビットのグループは、所定回数まで、メモリに再書き込みされ、 前記所定回数に達する時、前記誤りビットのグループの前記再書き込みを停止することを特徴とする請求項５に記載の方法。 【請求項７】 前記誤りビットが、誤り訂正符号（ＥＣＣ）に確保される前記記憶場所の部分だけに対応するか判断する工程、および前記誤りビットが、前記ＥＣＣに確保される前記記憶場所の前記部分だけに対応する場合、フラグを設定して、前記記憶場所の前記ＥＣＣを無視する工程、 をさらに含むことを特徴とする請求項５に記載の方法。 【請求項８】 ＭＲＡＭメモリからマルチビットワードを読み出す読み出し回路と、 前記ＭＲＡＭメモリから読み出された前記マルチビットワードと、前もって前記ＭＲＡＭメモリに書き込まれる予期されるマルチビットワードを比較して、前記マルチビットワード中の誤りビットのグループを決定する比較回路と、 前記読み出し回路が検証のため、前記ＭＲＡＭメモリから前記マルチビットワードを再度読み出し、前記マルチビットワード中の前記誤りビットの数量が、誤り訂正符号により訂正可能なビットサイズになるまで、前記誤りビットのグループをＭＲＡＭメモリに書き込む書き込み回路と、 前記誤り訂正符号を用いて、前記マルチビットワード中の前記誤りビットを訂正するエラー訂正回路と、 を含み、ＭＲＡＭメモリに書き込むことを特徴とするメモリデバイス。 【請求項９】 前記比較回路は、ＸＯＲ比較ブロックを含み、前記メモリは、磁気ランダムアクセスメモリ（ＭＲＡＭ）セルのアレイを含むことを特徴とする請求項８に記載のメモリデバイス。 【請求項１０】 前記ＭＲＡＭセルは、 第一強磁性板、 第二強磁性板、および、 前記第一強磁性板および第二強磁性板の間に設置される薄膜絶縁層、 を含むことを特徴とする請求項９に記載のメモリデバイス。」 （以下、この特許請求の範囲に記載された請求項を「補正後請求項」という。下線は補正事項を示すものとして出願人が付与したものである。） ２．補正の目的 本件補正は、補正前請求項１に対して「（ｅ）検証のため前記記憶場所から実際のマルチビットワードを再読み出しする工程と、（ｆ）前記マルチビットワード内での誤りビットのグループが、誤り訂正符号により訂正可能なビットサイズ以下であるかどうか判断する工程と、」なる発明特定事項を追加して補正後請求項１（以下「補正事項１」という）とし、補正前請求項５に対して、「検証のため前記記憶場所から実際のマルチビットワードを再読み出しする工程と、前記マルチビットワード内での誤りビットのグループが、誤り訂正符号により訂正可能なビットサイズ以下であるかどうか判断する工程と、」なる発明特定事項を追加して補正後請求項５（以下、「補正事項２」という）とし、補正前請求項８に対して、「前記読み出し回路が検証のため、前記ＭＲＡＭメモリから前記マルチビットワードを再度読み出し、」なる発明特定事項を追加して補正後請求項８（以下「補正事項３」という）とすることを含むものである。 補正事項１は、補正前請求項１に記載した、発明を特定するために必要な事項である、いずれの「工程」に限定を加えるものではないが、補正前請求項１の「マルチビットワード」に限定を加える工程をみることができることから、請求項の削除、又は、特許請求の範囲の減縮（第３６条第５項の規定により請求項に記載した発明を特定するために必要な事項を限定するものであって、その補正前の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるものに限る。）（以下、「限定的減縮」という。）を目的としたものであるといえる。 また、補正事項２についても、前記補正事項１について言及したことと同様のことがいえる。 そして、補正事項３については、補正前請求項８の「前記マルチビットワード」に限定を加えて、「前記読み出し回路が検証のため、前記ＭＲＡＭメモリから前記マルチビットワードを再度読み出し、」てなる事項により特定された「マルチビットワード」とするものであるから、限定的減縮を目的としたものであるといえる。 したがって、本件補正は、限定的減縮を目的としたものであり、特許法第１７条の２第５項の規定に適合する。 ３．独立特許要件について 本件補正は、限定的減縮を目的とした上記補正事項を含むものである。そこで、本件補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものであるか否か（特許法第１７条の２第６項で準用する同法第１２６条第７項の規定に適合するか）を以下に検討する。 ・特許法第２９条第２項について （１）本件補正発明 補正後請求項１に記載された発明（以下「本件補正発明」という。）は、前記平成２７年１２月４日付の手続補正により補正された特許請求の範囲の請求項１に記載されたとおりの次のものである。（再掲する。） 「（ａ）予期されるマルチビットワードを、ＭＲＡＭメモリ中の記憶場所に書き込むことを試みる工程と； （ｂ）前記マルチビットワードの書き込みを試みた後、前記記憶場所から、実際のマルチビットワードを読み出す工程と； （ｃ）前記実際のマルチビットワードと前記予期されるマルチビットワードを比較して、 前記記憶場所中に保存される誤りビットのグループおよび正しいビットのグループを識別する工程と；、 （ｄ）前記正しいビットのグループを前記記憶場所に再書き込みすることなく、前記誤りビットのグループを前記記憶場所に再書き込みする工程と、 （ｅ）検証のため前記記憶場所から実際のマルチビットワードを再読み出しする工程と、 （ｆ）前記マルチビットワード内での誤りビットのグループが、誤り訂正符号により訂正可能なビットサイズ以下であるかどうか判断する工程と、 を含むことを特徴とするＭＲＡＭメモリに書き込む方法。」 （２）引用文献 （２．１）引用文献１ （２．１．１）引用文献１に記載されている技術的事項 本願の優先日前に頒布され、原審で引用された刊行物である国際公開第２００８／０５３６７７号（以下、「引用文献１」という。）には、図面とともに次の事項が記載されている。（下線は、当審が参考のために付加した。以下、他の文献についても同様である。） ア．「 [0039] それゆえ、この発明の目的は、正確にデータの書込を行なうことのできるＭＲＡＭを提供することである。 [0040] この発明の他の目的は、安定にデータを書込むことのできる１軸ディスターブフリーＭＲＡＭを提供することである。 課題を解決するための手段 [0041] この発明に係る磁気メモリ（不揮発性磁気メモリ）は、要約すれば、データ書込時、データ書込およびべリファイを行なうものである。このべリファイ時にデータ書込不良が検出された場合、メモリセルは、書込前と同じ状態になり、同じ状態から再書込を行なう。 [0042] すなわち、この発明の一つの実施形態において、磁性体メモリは、複数のメモリセルと、これら複数のメモリセルのうちの書込対象のメモリセルに書込データを書込む書込系回路と、この書込対象の記憶データと書込データとを比較する書込制御回路を備える。複数のメモリセルの各々は、可変磁気抵抗素子を含み、この可変磁気抵抗素子の抵抗値によりデータを記憶する。書込制御回路は、書込対象のメモリセルへのデータの書込後に書込対象のメモリセルの記憶データと書込データとを比較する。この比較結果に従って、書込対象のメモリセルに対し、書込回路に選択的に書込を実行させる。書込対象のメモリセルは、再書込されるとき、書込前と同じ初期状態から再書込される。 発明の効果 [0043] 本発明においては、書込が正確に行なわれたかのベリファイを行なっている。したがって、データ書込不良が発生するのを抑制することができ、信頼性の高いデータ書込を実現することができる。 [0044] また、書込不良のメモリセルは、前回の書込と同じ状態から再書込が行なわれる。したがって、一実施形態において、ベリファイ後の書込条件を書込ごとに調整することにより、メモリセルの特性のばらつきに応じて再書き込みを行うことができ、正確な再書込を実現することができる。」 イ．「 [0173] ＤＬドライバ／ＷＬドライバ５２においては、ワード線ＷＬをデータ書込時および読出時において選択状態に駆動してアクセストランジスタＴＲＳを導通状態に設定する必要がある。このため、ワード線ドライバにおいて各ワード線に対応してワード線ドライブ回路が配置され、データ書込および読出時（ベリファイ動作を含む）において選択行のワード線を選択状態に駆動する。 …（中略）… [0178] ワード線ＷＬをドライブするワード線ドライバに含まれるワード線ドライブ回路は、図２０においては、図面の煩雑化を避けるために、示していない。このワード線ドライブ回路の構成は、ディジット線ドライブ回路７２の構成と異なり、１つのインバータで構成され、このインバータがワード線デコード回路のＮＡＮＤゲートＮＧ１の出力信号に従つて対応のワード線を選択状態に駆動する。 [0179] ワード線デコード回路は、Ｘデコーダに含まれるディジット線デコード回路７０の構成において、ＮＡＮＤゲートＮＧ１に対してＡＮＤゲートＧ１の出力信号とＯＲゲートＯＧ１の出力信号を受ける追加のＯＲゲートを設ける。ＮＡＮＤゲートＮＧ１を、この追加のＯＲゲートとＡＮＤゲートＧ２の出力信号に従って駆動する。これにより、データ書込時ベリファイ時および読出時に選択行のワード線を選択状態に駆動することができる。また、これに代えて、単にワード線アドレス信号に従って対応のワード線を選択状態に駆動する（図１７に示す構成においてＯＲゲートＯＧ１を省略する）。 …（中略）… [0191]（１）Ｈデータの書込： この場合には、まずビット線については、ＡＮＤゲートＧ７の出力信号がＨレベルとなる。書込時、書込パルス信号Ｗ―ＰＵＬＳＥに従ってＡＮＤゲートＧ３の出力信号がＨレベルとなり、応じて、ＮＡＮＤゲートＮＧ２の出力信号力レベルとなる。ここで、対応のビット線が選択される場合を想定する。 …（中略）… [0193] また、ディジット線については、ディジット線ドライブ回路７２の出力信号力レベルとなり、ディジット線ＤＬに電源ノードから接地ノードに電流が流れる。 [0194] また、図示しないワード線ドライブ回路に従って対応のワード線が選択状態に駆動され、アクセストランジスタＴＲＳが導通する。・・・ [0195]（２）Ｌデータの書込： この場合には、ビット線については、ＡＮＤゲートＧ７の出力信号力レベルとなり、応じてＮＡＮＤゲートＮＧ１の出力信号がＨレベルとなる。従って、スタンバイ状態と同様、ビット線ドライブ回路７６においてＭＯＳトランジスタＰＱ２が導通し、ビット線ＢＬが電源ノードに結合される。 [0196] このＬデータ書込の場合においても、選択行のワード線ＷＬがＨレベルに駆動され、また、ディジット線ＤＬが選択状態に駆動され、ディジット線電流が流れる。…（中略）… [0200] データ読出時、選択列のビット線を図示しない接続ゲートを用いて、電源ノードに結合することにより、ビット線ＢＬからソース線ＳＬに電流が流れ、その残りの電流が、センスアンプ回路７８へ与えられて、比較動作が行なわれる。この場合、センスアンプ回路７８が電流源を有し、リード活性化信号の活性化に従って、この電流源の電流を選択ビット線へ供給するように構成されてもよい。 [0201] したがって、この図２０に示すようなスピン注入型ＭＲＡＭにおいても、比較器１１６を利用することにより、データ書込後、書込が正常に行なわれたかのベリファイ動作を行なうことができる。」 ウ．「[0256] この書込不良のとき、内部で、書込モード指示信号φＷを生成し、等価的に、内部書込コマンドを発行することにより、同じシーケンスで、書込べリファイ後の再書込時においても書込を実行することができる。 [0257]　図２５は、この発明の実施の形態２に従うスピン注入型ＭＲＡＭのコマンドデコーダ１１２およびタイミングジェネレータ１１４の構成を概略的に示す図である。 …（中略）… [0269] 以上のように、内部で書込時、ベリファイ動作を行ない、書込不良のとき、内部でライトコマンドに対応する再書込指示信号を生成している。これにより、確実に、データの書込を行なうことができる。」 エ．「[0311]　［実施の形態４］ 図３２は、この発明の実施の形態４に従うＭＲＡＭの全体の構成を概略的に示す図である。この図３２に示すＭＲＡＭは、コンベンショナル型ＭＲＡＭ、トグルＭＲＡＭおよびスピン注入型ＭＲＡＭのいずれであってもよい。 [0312] 図３２において、ＭＲＡＭは、メモリアレイ２０が複数のメモリブロックＭＢ０―ＭＢｎに分割される。これらのメモリブロックＭＢＯ―ＭＢｎそれぞれにおいて、メモリセルが行列状に配列される。ＭＲＡＭの構成に応じて、ワード線、ディジット線、ビット線およびソース線が各メモリセル行／列に応じて配置される。 [0313] メモリブロックＭＢ０―ＭＢｎそれぞれに対応して、サブ書込系回路ＳＢＷ０―ＳＢＷｎが設けられる。これらのサブ書込系回路ＳＢＷ０―ＳＢＷｎの各々は、ディジット線ドライバおよびビット線ドライバを含む。スピン注入型ＭＲＡＭの場合には、さらに、ソース線ドライバおよびソース線デコーダが設けられる。サブ書込系回路ＳＢＷ０―ＳＢＷｎは、並列に動作し、多ビットデータを書込む。しかしながら、後に詳細に説明するように、これらのサブ書込系回路の再書込時の動作は、個々に制御が可能である。 [0314] メモリブロックＭＢ０―ＭＢｎは、それぞれ、外部からの入力データＤＩ０―ＤＩｎおよびサブ出力データＤＯ０―ＤＯｎに対応して設けられ、それぞれが、対応のデータ入出力パッドとの間でデータの送受を行なう。…（中略）… [0327] 図３３は、この図２に示すＭＲＡＭのデータ書込時の動作を示すフロー図である。 以下、図３３を参照して、図３２に示すＭＲＡＭの書込シーケンスについて説明する。 [0328] まず、コマンドデコーダ３００が外部からのコマンドＣＭＤにより書込が指定されたかを判定する（ステップＳ２１）。書込コマンドが与えられるまで、外部からのコマンドをモニタし、書込コマンドが与えられるのを待つ。 [0329] ライトコマンドが与えられ、書込が指示されると、まず、コマンドデコーダ３００およびタイミングジェネレータ３０２により、プレリードが行なわれる（ステップＳ２２）。メモリブロックＭＢ０―ＭＢｎそれぞれにおいて並列に、書込対象のメモリセルの記憶データが読出される。応じて、比較器ＣＯＭ０―ＣＯＭｎにおいて、入力データラッチＤＤＬ０―ＤＤＬｎから与えられた書込データＤＩ０―ＤＩｎと対応の内部読出データとの論理の一致／不一致が判定される（ステップＳ２３）。 [0330] このＯＲ回路３０４からのメインべリファイ結果指示信号ＭＰ／ＦがＨレベルにあるか、またはＬレベルにあるかに従って、書込データの全ビットについて、記憶データと書込データが一致しているかの判別が行なわれる。このメインべリファイ結果指示信号ＭＰ／Ｆが、Ｈレベルであり、少なくとも１ビットのメモリセルについて、記憶データと書込データとが不一致を示しているときには、再び、タイミングジェネレータ３０２およびコマンドデコーダ３００からの制御信号に従って、データの書込が行なわれる（ステップＳ２４）。このとき、比較器ＣＯＭ０―ＣＯＭｎからのべリファイ結果指示信号Ｐ／Ｆ０―Ｐ／Ｆｎに従って、書込が必要とされるメモリブロックに対してのみ、データの書込が実行される。書込の不要のメモリブロックは、スタンバイ状態に維持される（ステップＳ２４）。 [0331] 次いで、ベリファイリードが実行される（Ｓ２５）。次に、センスアンプ回路ＳＡＫ０―ＳＡＫｎは、ベリファイ結果指示信号Ｐ／Ｆ０―Ｐ／Ｆｎに従って選択的に活性化され、書込が必要とされて書込が行なわれたメモリブロックに対してのみ、センス動作が行なわれて、ベリファイリードが行なわれる。 [0332] スタンバイ状態時のメモリブロックに対しては、対応の出力データラッチ　ＱＤＬ０―ＱＤＬｎが、ラッチ状態にあり、対応の比較器ＣＯＭｉの出力するべリファイ結果指示信号Ｐ／Ｆｉの論理レベルは変化しない。 [0333] 次いで、ＯＲ回路３０４からのメインべリファイ結果指示信号ＭＰ／ＦがＨレベルであるかに従って、全ビットの書込が完了したかの判定が行なわれる（ステップＳ２６）。全ビットの書込が完了している場合、このデータの書込が完了する。一方、少なくとも１ビットのメモリセルについて、書込不良が存在する場合には、再び、ステップＳ２４からの操作が繰返される。これにより、メモリブロックＭＢ０―ＭＢｎにおいて、書込が正常に完了するまで、繰返し再書込が実行され、書込が完了したメモリブロックはスタンバイ状態に維持される。 [0334] なお、コンベンショナル型ＭＲＡＭおよびスピン注入型ＭＲＡＭにおいて、プレリードを行うステップＳ２２およびＳ２３は省略されてもよい。この場合には、書込時、ステップＳ２４からステップＳ２６の動作が実行される。 [0354] 以上のように、この発明の実施の形態４に従えば、メモリブロック単位で再書込みを行うように構成しており、タビット（当審注；タビットは「多ビット」の誤記と解される。）データを確実に書込むことができる。また、書込が完了したメモリブロックにおいては書込動作は行われず、スタンバイ状態に維持されるため、不必要な書込は行なわれず、消費電力を低減することができる。」 オ．「 [0363] この図３６に示すコマンドデコーダの場合、外部からライトコマンドが与えられると、所定回数内部で書込および書込べリファイを実行する。これにより、このカウント回路４０４の設定される所定値が示す所定期間内に、メモリセルのデータの書込が確実に行なわれたことを期待する。また、外部のプロセッサまたはコントローラは、ライトコマンド発行後、所定期間内に、書込が完了することが保証され、システム設計が容易となる（ライトアクセス時間を所定値に設定することが可能となるため）。 [0364] 以上のように、この発明の実施の形態５に従えば、ライトコマンドが与えられたとき、内部で所定回数書込およびべリファイを実行しており、正確なデータの書込を行なうことができ、また書込アクセス時間を所定値に設定することができる。」 カ．「[0370]　［実施の形態　７］ 図３９は、この発明の実施の形態７に従うタイミングジェネレータ３０２の要部の構成を概略的に示す図である。この図３９に示すタイミングジェネレータ３０２においては、メインべリファイ結果指示信号ＭＰ／Ｆとクロック信号ＣＬＫとに従って、外部へ再書込要求ＷＲＥＱが発行される。したがって、内部での書込不良が存在するビットが存在する期間、繰返し、再書込要求ＷＲＥＱが発行される。内部においては、書込が完了したビットについては、対応のベリファイ結果指示信号Ｐ／Ｆｉに従って、以後の書込は停止される。 [0371] この図３９に示す構成の場合、外部で、データ書込が完了するまで確実に、ライトコマンドを繰返し発行することができ、正確なデータ書込を実現することができる。また、プロセッサまたはコントローラは、この再書込要求ＷＲＥＱにより、書込状況をモニタすることができ、所定回数この再書込要求ＷＲＥＱを受信した場合には、対応のビットは不良であると判定して必要なエラー処理を実行するように構成されてもよい。 [0372] なお、この再書込要求発行回路４１２は、クロック信号ＣＬＫ（内部クロック信号であってもよい）に同期して再書込要求ＷＲＥＱを発生している。しかしながら、図２８に示すように、ベリファイリード活性化信号ＶＦＲＥＮとメインべリファイ結果指示信号ＭＰ／Ｆとに従って、クロック信号ＣＬＫと非同期で、再書込要求ＷＲＥＱを発行してもよい。」 （２．１．２）引用文献１に記載された発明 （ア）前記ア．の「データ書込時、データ書込およびべリファイを行なうものである。このべリファイ時にデータ書込不良が検出された場合、メモリセルは、書込前と同じ状態になり、同じ状態から再書込を行なう・・・この書込対象の記憶データと書込データとを比較する・・・書込対象のメモリセルへのデータの書込後に書込対象のメモリセルの記憶データと書込データとを比較する」との記載、前記エ．の「ライトコマンドが与えられ、書込が指示されると、まず、コマンドデコーダ３００およびタイミングジェネレータ３０２により、プレリードが行なわれる（ステップＳ２２）。メモリブロックＭＢ０―ＭＢｎそれぞれにおいて並列に、書込対象のメモリセルの記憶データが読出される。応じて、比較器ＣＯＭ０―ＣＯＭｎにおいて、入力データラッチＤＤＬ０―ＤＤＬｎから与えられた書込データＤＩ０―ＤＩｎと対応の内部読出データとの論理の一致／不一致が判定される（ステップＳ２３）・・・書込データの全ビットについて、記憶データと書込データが一致しているかの判別が行なわれる。このメインべリファイ結果指示信号ＭＰ／Ｆが、Ｈレベルであり、少なくとも１ビットのメモリセルについて、記憶データと書込データとが不一致を示しているときには、再び、タイミングジェネレータ３０２およびコマンドデコーダ３００からの制御信号に従って、データの書込が行なわれる（ステップＳ２４）。・・・なお、コンベンショナル型ＭＲＡＭおよびスピン注入型ＭＲＡＭにおいて、プレリードを行うステップＳ２２およびＳ２３は省略されてもよい。この場合には、書込時、ステップＳ２４からステップＳ２６の動作が実行される・・・以上のように、この発明の実施の形態４に従えば、メモリブロック単位で再書込みを行うように構成しており、タビット（「多ビット」の誤記と認める；当審注）データを確実に書込むことができる」との記載から、「メモリブロック単位で書込、再書込みを行うように構成され、多ビットの書込データＤＩ０―ＤＩｎをコンベンショナル型ＭＲＡＭまたはスピン注入型ＭＲＡＭのメモリブロックの書込対象のメモリセルに並列に書込み、 前記多ビットの書込みをした後、前記メモリブロックの書込対象のメモリセルの記憶データが読出され、」および「書込データＤＩ０―ＤＩｎと対応の前記読出された記憶データと当該書込データＤＩ０―ＤＩｎとを比較器において論理の一致／不一致を判定する」ことをよみとることができる。 （イ）前記（ア）で言及した「比較」に関連し、前記ア．の「この比較結果に従って、書込対象のメモリセルに対し、・・・選択的に書込を実行させる」との記載、前記エ．の「書込データの全ビットについて、記憶データと書込データが一致しているかの判別が行なわれる。このメインべリファイ結果指示信号ＭＰ／Ｆが、Ｈレベルであり、少なくとも１ビットのメモリセルについて、記憶データと書込データとが不一致を示しているときには、再び、タイミングジェネレータ３０２およびコマンドデコーダ３００からの制御信号に従って、データの書込が行なわれる（ステップＳ２４）。このとき、比較器ＣＯＭ０―ＣＯＭｎからのべリファイ結果指示信号Ｐ／Ｆ０―Ｐ／Ｆｎに従って、書込が必要とされるメモリブロックに対してのみ、データの書込が実行される。書込の不要のメモリブロックは、スタンバイ状態に維持される（ステップＳ２４）」との記載から「記憶データと書込データが一致しているかの判別によるべリファイ結果指示信号Ｐ／Ｆ０―Ｐ／Ｆｎに従って書込が必要とされるメモリブロックと書込の不要のメモリブロックは区別される」ことをよみとることができる。 また、前記「再び、・・・データの書込が行なわれる」ことは「再書込」といえるものであり、前記「書込が必要とされるメモリブロックに対してのみ、データの書込が実行される・・・書込の不要のメモリブロックは、スタンバイ状態に維持される」ことから「再書込の不要のメモリブロックは、スタンバイ状態に維持され、再書込が必要とされるメモリブロックに対してのみ、データの再書込が実行される」ことをよみとることができる。 これらをあわせると「記憶データと書込データが一致しているかの判別によるべリファイ結果指示信号Ｐ／Ｆ０―Ｐ／Ｆｎに従って書込が必要とされるメモリブロックと書込の不要のメモリブロックは区別され、 再書込の不要のメモリブロックは、スタンバイ状態に維持され、再書込が必要とされるメモリブロックに対してのみ、データの再書込が実行される」ことをよみとることができる。 （ウ）前記エ．の「次いで、ベリファイリードが実行される（Ｓ２５）。・・・センスアンプ回路ＳＡＫ０―ＳＡＫｎは、ベリファイ結果指示信号Ｐ／Ｆ０―Ｐ／Ｆｎに従って選択的に活性化され、書込が必要とされて書込が行なわれたメモリブロックに対してのみ、センス動作が行なわれて、ベリファイリードが行なわれる」との記載から「ベリファイ結果指示信号Ｐ／Ｆ０―Ｐ／Ｆｎに従って、書込が必要とされて書込が行なわれたメモリブロックに対してのみ、選択的にセンス動作が行なわれて、ベリファイリードが行なわれる」ことをよみとることができる。 （エ）前記エ．の「全ビットの書込が完了したかの判定が行なわれる（ステップＳ２６）。全ビットの書込が完了している場合、このデータの書込が完了する。一方、少なくとも１ビットのメモリセルについて、書込不良が存在する場合には、再び、ステップＳ２４からの操作が繰返される。これにより、メモリブロックＭＢ０―ＭＢｎにおいて、書込が正常に完了するまで、繰返し再書込が実行され、書込が完了したメモリブロックはスタンバイ状態に維持される」との記載から、「全ビットの書込が完了したかの判定が行なわれ、全ビットの書込が完了している場合、前記データの書込が完了し、一方、少なくとも１ビットのメモリセルについて、書込不良が存在する場合には、再び、必要ビットへの書込み（ステップＳ２４）からの操作が繰返され、書込が正常に完了するまで、繰返し再書込が実行される」ことをよみとることができる。 また、前記カ．の「図３９に示すタイミングジェネレータ３０２においては、メインべリファイ結果指示信号ＭＰ／Ｆとクロック信号ＣＬＫとに従って、外部へ再書込要求ＷＲＥＱが発行される。したがって、内部での書込不良が存在するビットが存在する期間、繰返し、再書込要求ＷＲＥＱが発行される。内部においては、書込が完了したビットについては、対応のベリファイ結果指示信号Ｐ／Ｆｉに従って、以後の書込は停止される。・・・この図３９に示す構成の場合、外部で、データ書込が完了するまで確実に、ライトコマンドを繰返し発行することができ、正確なデータ書込を実現することができる。また、プロセッサまたはコントローラは、この再書込要求ＷＲＥＱにより、書込状況をモニタすることができ、所定回数この再書込要求ＷＲＥＱを受信した場合には、対応のビットは不良であると判定して必要なエラー処理を実行するように構成され」るとの記載、当該「所定回数」に関連する前記ウ．の「書込不良のとき、内部で、書込モード指示信号φＷを生成し、等価的に、内部書込コマンドを発行することにより、同じシーケンスで、書込べリファイ後の再書込時においても書込を実行することができる」との記載、前記オ．の「図３６に示すコマンドデコーダの場合、外部からライトコマンドが与えられると、所定回数内部で書込および書込べリファイを実行する。これにより、このカウント回路４０４の設定される所定値が示す所定期間内に、メモリセルのデータの書込が確実に行なわれたことを期待する」との記載から、図３９に示す「タイミングジェネレータ３０２（図３２のタイミングジェネレータ３０２）は書込不良のとき、内部で、書込モード指示信号φＷを生成し、等価的に、内部書込コマンドを発行し、この書込コマンドが図３６に示すコマンドデコーダに与えられ、当該書込コマンドの回数がカウントされ、所定回数カウントした場合には、対応のビットは不良であると判定して必要なエラー処理」を行うことができることをよみとることができる。 これらを合わせると「全ビットの書込が完了したかの判定が行なわれ、全ビットの書込が完了している場合、前記データの書込が完了し、一方、少なくとも１ビットのメモリセルについて、書込不良が存在する場合には、再び、必要ビットへの書込みからの操作が繰返され、書込が正常に完了するまで、繰返し再書込が実行され、タイミングジェネレータは書込不良のとき、等価的に、内部書込コマンドを発行し、この書込コマンドがコマンドデコーダに与えられ、当該書込コマンドの回数がカウントされ、所定回数カウントした場合には、対応のビットは不良であると判定して必要なエラー処理を行うことができる」ことをよみとることができる。 （オ）前記エ．の「図３２に示すＭＲＡＭの書込シーケンス」との記載から「ＭＲＡＭメモリに書き込む方法」をよみとることができる。 前記（ア）～（オ）によれば、引用文献１には、前記ア．に記載された、正確にデータの書込を行なうことのできるＭＲＡＭを提供することを目的とした次の発明（以下、「引用発明」という。）が示されている。 「メモリブロック単位で書込、再書込みを行うように構成され、多ビットの書込データＤＩ０―ＤＩｎをコンベンショナル型ＭＲＡＭまたはスピン注入型ＭＲＡＭのメモリブロックの書込対象のメモリセルに並列に書込み、 前記多ビットの書込みをした後、前記メモリブロックの書込対象のメモリセルの記憶データが読出され、 前記書込データＤＩ０―ＤＩｎに対応する読出された記憶データと当該書込データＤＩ０―ＤＩｎとを比較器において論理の一致／不一致を判定し、 前記記憶データと前記書込データが一致しているかの判別によるべリファイ結果指示信号Ｐ／Ｆ０―Ｐ／Ｆｎに従って書込が必要とされるメモリブロックと書込の不要のメモリブロックは区別され、 再書込の不要のメモリブロックは、スタンバイ状態に維持され、再書込が必要とされるメモリブロックに対してのみ、データの再書込が実行され、 ベリファイ結果指示信号Ｐ／Ｆ０―Ｐ／Ｆｎに従って、書込が必要とされて書込が行なわれたメモリブロックに対してのみ、選択的にセンス動作が行なわれて、ベリファイリードが行なわれ、 全ビットの書込が完了したかの判定が行なわれ、全ビットの書込が完了している場合、前記データの書込が完了し、一方、少なくとも１ビットのメモリセルについて、書込不良が存在する場合には、再び、必要ビットへの書込みからの操作が繰返され、書込が正常に完了するまで、繰返し再書込が実行され、 タイミングジェネレータは書込不良のとき、等価的に、内部書込コマンドを発行し、この書込コマンドがコマンドデコーダに与えられ、当該書込コマンドの回数がカウントされ、所定回数カウントした場合には、対応のビットは不良であると判定して必要なエラー処理を行うことができることと、 を含むことを特徴とするＭＲＡＭメモリに書き込む方法。」 （２．２）引用文献２ （２．２．１）引用文献２に記載されている技術的事項 本願の優先日前に頒布され、原審で引用された刊行物である特開平１０－２２２９９５号公報（以下、「引用文献２」という。）には、図面とともに次の事項が記載されている。 Ａ．「【００１０】 【発明が解決しようとする課題】ところで、上述したＮＡＮＤ型、ＤＩＮＯＲ型フラッシュメモリ等のようなワード線セクタを単位としたページプログラムを行う半導体不揮発性記憶装置においては、データのプログラムは選択ワード線に接続されたすべてのメモリセル一括にデータプログラムを行う。しかし、選択ワード線に接続された各メモリセルは、製造プロセスに起因するサイズ等のバラツキのため、それぞれプログラム速度に差が生じる。」 Ｂ．「【００３３】本発明の半導体不揮発性記憶装置によれば、所定回数のデータ処理、たとえばプログラム動作を繰り返し行った後にプログラム未終了メモリセルが存在しても、当該プログラム未終了メモリセルの個数がエラー訂正手段により訂正可能な所定個数以内のエラービットである場合には、プログラム未終了メモリセルを残したままデータプログラムを終了する。したがって、ごくまれに存在する非常にプログラムの遅いメモリセルに律速されることなく、高速にデータプログラムが可能となる。」 Ｃ．「【００５２】図３は、・・・ …（中略）… 【００５４】次に、図示しないプログラム制御系によりステップＳ４でプログラムベリファイ回数Ｋが０にリセットされ、プログラムパルスを印加するプログラム動作が行われ（ステップＳ５）、ベリファイ読み出し後に、自動設定回路１５Ｓ－１～１５Ｓ－ｎ、１５ｓ－１～１５ｓ－ｊにおいてプログラム終了メモリセルの正規データラッチ回路ＳＡ１～ＳＡｎおよびパリティデータラッチ回路ｓＡ１～ｓＡｊ内のデータを順次反転させて再プログラムデータを自動設定するベリファイ読み出し動作（ステップＳ６）が連続して行われる。 …（中略）… 【００５７】次にステップＳ１０では、データラッチ回路内のデータがページ読み出しされて、プログラム未終了メモリセルの個数がカウント回路４０でカウントされる。次に、ステップＳ１１おいて、計数したプログラム未終了メモリセルの個数がエラー訂正可能な所定個数（たとえば１個）以内であるかどうかが調べられる。その結果、プログラム未終了メモリセルの個数がエラー訂正可能な所定個数以内である場合にはデータプログラムを完了し（ステップＳ１２）、所定個数を超えている場合にはデータプログラム失敗と判断される（ステップＳ１３）。」 （２．２．２）引用文献２に記載された技術 （Ａ）前記Ａ．の「ＮＡＮＤ型、ＤＩＮＯＲ型フラッシュメモリ等のようなワード線セクタを単位としたページプログラムを行う半導体不揮発性記憶装置においては、データのプログラムは選択ワード線に接続されたすべてのメモリセル一括にデータプログラムを行う」との記載、特に、ワード線セクタを単位としたページプログラム、データのプログラムは選択ワード線に接続されたすべてのメモリセル一括にデータプログラムを行うとの記載は（「マルチビットワード」）に相当する技術を示すものである。 （Ｂ）前記Ｂ．の「プログラム動作を繰り返し行った後にプログラム未終了メモリセルが存在しても、当該プログラム未終了メモリセルの個数がエラー訂正手段により訂正可能な所定個数以内のエラービットである場合には、プログラム未終了メモリセルを残したままデータプログラムを終了する。したがって、ごくまれに存在する非常にプログラムの遅いメモリセルに律速されることなく、高速にデータプログラムが可能となる」との記載、前記Ｃ．の「ベリファイ・・・プログラム未終了メモリセルの個数がエラー訂正可能な所定個数（たとえば１個）以内であるかどうかが調べられる。その結果、プログラム未終了メモリセルの個数がエラー訂正可能な所定個数以内である場合にはデータプログラムを完了し」との記載から、ベリファイに関する技術であって、ごくまれに存在する非常にプログラムの遅いメモリセルに律速されることなく、高速にデータプログラムを可能とするために、プログラム未終了メモリセルの個数がエラー訂正可能な所定個数以内（「誤り訂正符号により訂正可能なビットサイズ以下」）であるかどうか判断することに相当する技術が示されている。 （２．３）参考文献 （２．３．１）参考文献に記載されている技術的事項 本願の優先日前に頒布された刊行物である米国特許出願公開第２００５／０２６８２０７号明細書（以下、「参考文献」という。）には、図面とともに次の事項が記載されている。 Ｄ．「[0045]・・・However, while ECC can be employed to correct one error in the 64+six bits, by design ECC cannot correct two or more errors. Therefore, as will be described in detail below, ECC can be combined with the present techniques in a way that intentionally allows one write error to go by uncorrected, and only rewrites data if there are two or more write errors present.」 訳；「しかしながら、ＥＣＣが６４＋６ビットで１つのエラーを修正するために使われることができるのに対して、デザインによりＥＣＣは２つかそれ以上のエラーを訂正することができない。そのために、以下に詳細に説明されるように、ＥＣＣは単一書込エラーが非訂正であることを意図的に許容するとともに、２つ又はそれ以上の書込エラーが存在すればデータを再書込するというやり方で本件テクニックと組み合わせられる。」 Ｅ．「[0047] According to the present techniques employing ECC, if one error is produced during the write operation, that error can be left uncorrected because it will be detected and corrected when the data is read out using the ECC. Thus, only if there are two or more errors, will they need to be corrected during the write operation, such as by using the exemplary methodology described above in connection with FIG. 7 . …（中略）… [0049] FIG. 8 is a logical flow diagram illustrating an exemplary methodology 800 for writing one or more memory cells using ECC. In step 802 , the addresses and data for the n memory cells, e.g., magnetic memory cells, that are to be written are input. Based on this data, the ECC bits are computed, as in step 804 , while at the same time the stored data and stored ECC bits are read in, as in step 806 . In step 808 , the stored data and ECC bits are compared to the input data to determine which magnetic memory cells need to be toggled. In step 810 , those magnetic memory cells that need to be written are toggled. In step 812 , the data and ECC bits are read, and the ECC is used to determine if there are two or more errors present in the written data. In step 814 , if there are no errors, or if there is at most a single error, then the write operation is finished (the one error being correctable using the ECC during a read operation), as in step 816 . If there are two or more errors, then the system loops back, e.g., to step 808 , to compare the data again and determine which magnetic memory cells to re-toggle (e.g., rewrite), as previously explained. [0050] This loop continues until there is at most one error (the write probabilities are such that there is a vanishingly small probability more than one additional loop will be required), as is described in detail below.」 訳；「本件のＥＣＣを用いたテクニックにより、もし１つのエラーが書込操作の間に発生するなら、そのデータがＥＣＣを使って読出されるとき、それが検出され訂正されるであろうから、そのエラーは非訂正の状態にしておかれる。かくして、２つかそれ以上のエラーがある場合だけ、図７に結合して上記の模範的な方法論を使うことによって、書込操作の間に訂正される必要があるであろう。 …（中略）… 図８はＥＣＣを使って１つ又はそれ以上メモリセルへの書込みに対して、模範的な方法論８００を例示する論理的なフローチャートである。ステップ８０２で、ｎ記憶セル、例えば、磁気記憶装置セル、に対する複数のアドレスとデータが入力される。このデータに基づいて、ＥＣＣビットは、ステップ８０４のように計算され、他方同時に記憶データと記憶されたＥＣＣビットは、ステップ８０６のように、読出される。ステップ８０８で、どの磁気記憶装置セルのトグルが必要であるかを決定するために、記憶データとＥＣＣビットは入力データと比較される。ステップ８１０で、書込の必要があるそれらの磁気メモリセルはトグルされる。ステップ８１２で、データとＥＣＣビットは読出され、そしてＥＣＣは書込まれたデータに存在している２つかそれ以上のエラーがあるかどうか決定するために用いられる。ステップ８１４で、もしエラーがないなら、あるいはもし単一誤りがせいぜいあるなら、書込み操作は、ステップ８１６のように終了する（単一誤りはＥＣＣを使って読出し操作の間に訂正可能である）。もし２つかそれ以上のエラーがあるなら、前に説明したように、システムは、例えば、ステップ８０８にループバックし、再びデータを比較して、どの磁気記憶装置セルを再度トグル（例えば、再書込）するべきか決定する。せいぜい１つのエラー（書込み確率は１つの付加的なループが必要とされるであろうよりも消し去るほどに小さい確率である）があるまで、このループは、以下に詳細に記述されるように継続する。」 （２．３．２）参考文献に記載されている技術的事項 （Ｃ）前記Ｄ．の「６４＋６ビットで１つのエラーを修正するために使われる」との記載、前記Ｅ．の「ｎ記憶セル、例えば、磁気記憶装置セル、に対する複数のアドレスとデータが入力される。このデータに基づいて、ＥＣＣビットは、ステップ８０４のように計算され、他方同時に記憶データと記憶されたＥＣＣビットは、ステップ８０６のように、読出される」との記載から、磁気記憶装置に関し、ｎ記憶セルに対する６４ビットのデータ（マルチビットワード）をよみとることができる。 （Ｄ）前記Ｄ．の「ＥＣＣは単一書込エラーが非訂正であることを意図的に許容するとともに、２つ又はそれ以上の書込エラーが存在すればデータを再書込するというやり方」との記載、前記Ｅ．の「磁気記憶装置・・・ＥＣＣは書込まれたデータに存在している２つかそれ以上のエラーがあるかどうか決定するために用いられる。ステップ８１４で、もしエラーがないなら、あるいはもし単一誤りがせいぜいあるなら、書込み操作は、ステップ８１６のように終了する（単一誤りはＥＣＣを使って読出し操作の間に訂正可能である）。」との記載、特に、磁気記憶装置に関し、もしエラーがないなら、あるいはもし単一誤りがせいぜいあるなら（単一誤りはＥＣＣを使って訂正可能である）との記載は、「誤り訂正符号により訂正可能な」ビットサイズ「以下」であるかどうか判断することに相当する技術を示すものである。 （３）対比 本件補正発明と引用発明とを対比する。 （３．１）引用発明の「多ビットの書込データ」は、「ＭＲＡＭ」に書込もうとする（試みる）データであり、「ＭＲＡＭのメモリブロックの書込対象のメモリセルに並列に書込」むとしても、「全ビットの書込が完了したかの判定が行なわれ」「再書込が必要とされる」ことがあることから、書込が予期される「多ビットの書込データ」であり「全ビットの書込が完了」することを試みる「書込」であるとみることができ、前記「多ビットの書込データ」は、本件補正発明の「マルチビット」に相当する。よって、引用発明の「メモリブロック単位で書込、再書込みを行うように構成され、多ビットの書込データＤＩ０―ＤＩｎをコンベンショナル型ＭＲＡＭまたはスピン注入型ＭＲＡＭのメモリブロックの書込対象のメモリセルに並列に書込」むことと、本件補正発明の「予期されるマルチビットワードを、ＭＲＡＭメモリ中の記憶場所に書き込むことを試みる工程」とは、マルチビット「ワード」の点で相違するものの、「予期されるマルチビットを、ＭＲＡＭメモリ中の記憶場所に書き込むことを試みる工程」を有している点で共通する。 ここでの前記マルチビット「ワード」の点で相違することについては、本件補正発明における各「マルチビットワード」について言及したものとし、同様の言及を省略する。 （３．２）引用発明の「多ビットの書込みをした後」に「書込対象のメモリセル」から「読出され」た「記憶データ」は、前記（３．１）で言及した書込もうとする（試みる）データ（ビット）との対比において実際にＭＲＡＭに記憶され読出されるビットといえるものである。してみれば引用発明の「前記多ビットの書込みをした後、前記メモリブロックの書込対象のメモリセルの記憶データが読出され」ることと、本件補正発明の「前記マルチビットワードの書き込みを試みた後、前記記憶場所から、実際のマルチビットワードを読み出す工程」とは、「前記マルチビットの書き込みを試みた後、前記記憶場所から、実際のマルチビットを読み出す工程」を有している点で共通する。 前記（３．１）～（３．２）で言及した「予期される」、「実際の」については、本件補正発明の各「マルチビットワード」について言及したものとし、同様の言及を省略する。 （３．３）引用発明の「べリファイ結果指示信号Ｐ／Ｆ０―Ｐ／Ｆｎに従って書込が必要とされるメモリブロック」は「一致／不一致」で区別される２つのグループのうち、「前記記憶データと前記書込データが一致」していない（不一致）のグループに含まれる「０」ないし「ｎ」でインデックスされる中の１つ以上の「メモリブロック」であり、誤りビットのメモリブロックと呼べるものである。同様に、引用発明の「書込の不要のメモリブロック」は、「一致」していて、正しいビットのメモリブロックと呼べるものである。 してみれば、引用発明の「前記書込データＤＩ０―ＤＩｎに対応する読出された記憶データと当該書込データＤＩ０―ＤＩｎとを比較器において論理の一致／不一致を判定し、 前記記憶データと前記書込データが一致しているかの判別によるべリファイ結果指示信号Ｐ／Ｆ０―Ｐ／Ｆｎに従って書込が必要とされるメモリブロックと書込の不要のメモリブロックは区別され」る点と本件補正発明の「前記実際のマルチビットワードと前記予期されるマルチビットワードを比較して、前記記憶場所中に保存される誤りビットのグループおよび正しいビットのグループを識別する工程」とは、「前記実際のマルチビットと前記予期されるマルチビットを比較して、前記記憶場所中に保存される誤りビットのグループおよび正しいビットのグループを識別する工程」を有している点で共通する。 （３．４）引用発明の「再書込の不要のメモリブロックは、スタンバイ状態に維持され、再書込が必要とされるメモリブロックに対してのみ、データの再書込が実行され」ることと、本件補正発明の「前記正しいビットのグループを前記記憶場所に再書き込みすることなく、前記誤りビットのグループを前記記憶場所に再書き込みする工程」とに実質的な差異はない。 （３．５）引用発明の「ベリファイ結果指示信号Ｐ／Ｆ０―Ｐ／Ｆｎに従って、書込が必要とされて書込が行なわれたメモリブロックに対してのみ、選択的にセンス動作が行なわれて、ベリファイリードが行なわれ」ることは、「一方、少なくとも１ビットのメモリセルについて、書込不良が存在する場合には、再び、必要ビットへの書込みからの操作が繰返され、書込が正常に完了するまで、繰返し再書込が実行され」るものであるから、前記「ベリファイリード」は、前記（３．４）で言及した「再書込が必要とされるメモリブロックに対してのみ、データの再書込が実行され」た場合（「再書込み」）に続く「ベリファイリード」を含む。即ち、引用発明の「データの再書込が実行され、ベリファイ結果指示信号Ｐ／Ｆ０―Ｐ／Ｆｎに従って、書込が必要とされて書込が行なわれたメモリブロックに対してのみ、選択的にセンス動作が行なわれて、ベリファイリードが行なわれ、」は、「データの再書込が実行され、ベリファイ結果指示信号Ｐ／Ｆ０―Ｐ／Ｆｎに従って、前記再書込が必要とされて再書込が行なわれたメモリブロックに対してのみ、選択的にセンス動作が行なわれて、ベリファイリードが行なわれ、」といえるものを含む。また、前記「ベリファイリードが行なわれ」ることからベリファイ（「検証」）のため、行われることは自明である。してみれば、引用発明の前記事項と本件補正発明の「検証のため前記記憶場所から実際のマルチビットワードを再読み出しする工程」とに実質的な差異はない。 （３．６）引用発明の「全ビットの書込が完了したかの判定が行なわれ、全ビットの書込が完了している場合、前記データの書込が完了し、一方、少なくとも１ビットのメモリセルについて、書込不良が存在する場合には、再び、必要ビットへの書込みからの操作が繰返され」ることは、全ビットの書込が完了したか（書込不良が存在しないか）、少なくとも１ビット（１ビット以上のビットの大きさ）の書込不良が存在するかを判定しているとみることができ、本件補正発明の「・・・ビットサイズ以下であるかどうか判断する工程」も上位概念では「所定のビットサイズであるかどうかを判断する工程」とみることができ、この上位概念の点では引用発明の前記事項と共通する。 してみれば、引用発明の「全ビットの書込が完了したかの判定が行なわれ、全ビットの書込が完了している場合、前記データの書込が完了し、一方、少なくとも１ビットのメモリセルについて、書込不良が存在する場合には、再び、必要ビットへの書込みからの操作が繰返され、書込が正常に完了するまで、繰返し再書込が実行され」ることと本件補正発明の「前記マルチビットワード内での誤りビットのグループが、誤り訂正符号により訂正可能なビットサイズ以下であるかどうか判断する工程」とは「前記マルチビット内での誤りビットのグループが、所定のビットサイズであるかどうか判断する工程」を有している点で共通する。 （３．７）引用発明と本件補正発明とは「ＭＲＡＭメモリに書き込む方法」である点で差異はない。 （３．１）～（３．７）の対比によれば、引用発明と本件補正発明とは次の点で一致し、そして相違している。 〈一致点〉 「予期されるマルチビットを、ＭＲＡＭメモリ中の記憶場所に書き込むことを試みる工程と； 前記マルチビットの書き込みを試みた後、前記記憶場所から、実際のマルチビットを読み出す工程と； 前記実際のマルチビットと前記予期されるマルチビットを比較して、前記記憶場所中に保存される誤りビットのグループおよび正しいビットのグループを識別する工程と；、 前記正しいビットのグループを前記記憶場所に再書き込みすることなく、前記誤りビットのグループを前記記憶場所に再書き込みする工程と、 検証のため前記記憶場所から実際のマルチビットを再読み出しする工程と、 前記マルチビット内での誤りビットのグループが、所定のビットサイズであるかどうか判断する工程と、 を含むことを特徴とするＭＲＡＭメモリに書き込む方法。」 〈相違点１〉 各マルチビットに係る工程（（ａ）の書き込むことを試みる工程、（ｂ）の読み出す工程、（ｃ）の比較して・・・識別する工程、（ｅ）の再読み出しする工程、（ｆ）の判断する工程）において、本件補正発明は、それぞれ、マルチビット「ワード」に係る工程であるのに対し、引用発明は、そのような特定がされていない点。 〈相違点２〉 所定のビットサイズであるかどうか判断する工程が、本件補正発明は「誤り訂正符号により訂正可能な」ビットサイズ「以下」であるかどうか判断するのに対し、引用発明は、そのような特定がされていない点。 （４）相違点についての当審判断 〈相違点１〉について マルチビットワードを書き込み又は読み出すことは本願の優先日前には当該技術分野の周知技術であった。例えば、引用文献２（前記（Ａ））で言及したように、引用文献２（前記Ａ．）の「ＮＡＮＤ型、ＤＩＮＯＲ型フラッシュメモリ等のようなワード線セクタを単位としたページプログラムを行う半導体不揮発性記憶装置においては、データのプログラムは選択ワード線に接続されたすべてのメモリセル一括にデータプログラムを行う」との記載、特に、ワード線セクタを単位としたページプログラム、データのプログラムは選択ワード線に接続されたすべてのメモリセル一括にデータプログラムを行うとの記載は（「マルチビットワード」）に相当する技術を示すものである。また、参考文献（前記（Ｃ））には、磁気記憶装置に関し、ｎ記憶セルに対する６４ビットのデータ（マルチビットワード）が示されている。 そして、引用発明と、引用文献２ないし参考文献は、いずれも，記憶装置の書込、検証（ベリファイ）に係り、共通する技術分野におけるものである。 してみれば、引用発明において、各マルチビットに係る工程（（ａ）の書き込むことを試みる工程、（ｂ）の読み出す工程、（ｃ）の比較して・・・識別する工程、（ｅ）の再読み出しする工程、（ｆ）の判断する工程）において、それぞれ、マルチビットをマルチビット「ワード」であると成すことは、前記周知技術を参酌することにより当業者が容易になし得ることである。 〈相違点２〉について 記憶装置への書込、検証（ベリファイ）において、所定のビットサイズであるかどうか判断する工程が「誤り訂正符号により訂正可能な」ビットサイズ「以下」であるかどうか判断するものである技術は本願の優先日前には当該技術分野の周知技術である。例えば、引用文献２（前記（Ｂ））には、ベリファイに関する技術であって、ごくまれに存在する非常にプログラムの遅いメモリセルに律速されることなく、高速にデータプログラムを可能とするために、プログラム未終了メモリセルの個数がエラー訂正可能な所定個数以内（「誤り訂正符号により訂正可能なビットサイズ以下」）であるかどうか判断することに相当する技術が示されている。また、参考文献（前記（Ｄ））は、磁気記憶装置に関し、もしエラーがないなら、あるいはもし単一誤りがせいぜいあるなら（単一誤りはＥＣＣを使って訂正可能である）と記載されており、「誤り訂正符号により訂正可能な」ビットサイズ「以下」であるかどうか判断することに相当する技術を示すものである。 そして、引用発明と、引用文献２ないし参考文献は、いずれも、記憶装置の書込、検証（ベリファイ）に係り、共通する技術分野におけるものであり、しかも、引用発明は「書込不良のとき、・・・エラー処理を行うこと」が考慮されているものである。 してみれば、引用発明において、所定のビットサイズであるかどうか判断する工程を「誤り訂正符号により訂正可能な」ビットサイズ「以下」であるかどうか判断するものと成すことは、前記周知技術を参酌することにより当業者が容易になし得ることである。 そして、本件補正発明の構成により奏する効果も引用発明と周知技術から当然予測される範囲内のもので格別顕著なものとは認められない。 よって、本件補正発明は当業者が引用発明から容易に発明することができたものである。 （５）小括 以上のとおり、本件補正発明は、本願出願前に日本国内又は外国において、頒布された刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、独立して特許を受けることができないものである。 ４．　むすび したがって、本件補正発明は、特許出願の際独立して特許を受けることができるものでないから、本件補正は、特許法第１７条の２第６項で準用する同法第１２６条第７項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 よって、上記補正却下の決定の結論のとおり決定する。 第３　本願発明について １．本願発明 平成２７年１２月４日付の手続補正は前記のとおり却下されたので、本願の請求項１に係る発明は、平成２７年１月７日付の手続補正により補正された特許請求の範囲の請求項１に記載されたとおりの次の事項により特定されるものである。（再掲する。以下「本願発明」という。） 「（ａ）予期されるマルチビットワードを、ＭＲＡＭメモリ中の記憶場所に書き込むことを試みる工程と； （ｂ）前記マルチビットワードの書き込みを試みた後、前記記憶場所から、実際のマルチビットワードを読み出す工程と； （ｃ）前記実際のマルチビットワードと前記予期されるマルチビットワードを比較して、前記記憶場所中に保存される誤りビットのグループおよび正しいビットのグループを識別する工程；および、 （ｄ）前記正しいビットのグループを前記記憶場所に再書き込みすることなく、前記誤りビットのグループを前記記憶場所に再書き込みする工程、 を含むことを特徴とするＭＲＡＭメモリに書き込む方法。」 ２．引用文献 原審の拒絶の理由に引用された、本願出願前に頒布された刊行物である前記引用文献には、前記「第２　平成２７年１２月４日付の手続補正についての補正却下の決定」の「３．独立特許要件について」の「（２）引用文献」の（２．１．１）～（２．３．２）で摘記した事項が記載されている。 ３．対比 本願発明は、前記本件補正発明における「（ｅ）検証のため前記記憶場所から実際のマルチビットワードを再読み出しする工程」、「（ｆ）前記マルチビットワード内での誤りビットのグループが、誤り訂正符号により訂正可能なビットサイズ以下であるかどうか判断する工程」とを省いたものである。 本願発明と引用発明とを対比すると、前記第２の「３．独立特許要件について」の「（３）対比」における（３．１）～（３．４）で言及したことと同様のことがいえる。 前記対比によれば、本願発明と引用発明とは次の点で一致し、そして相違している。 〈一致点〉 「予期されるマルチビットを、ＭＲＡＭメモリ中の記憶場所に書き込むことを試みる工程と； 前記マルチビットの書き込みを試みた後、前記記憶場所から、実際のマルチビットを読み出す工程と； 前記実際のマルチビットと前記予期されるマルチビットを比較して、前記記憶場所中に保存される誤りビットのグループおよび正しいビットのグループを識別する工程；および、 前記正しいビットのグループを前記記憶場所に再書き込みすることなく、前記誤りビットのグループを前記記憶場所に再書き込みする工程、 を含むことを特徴とするＭＲＡＭメモリに書き込む方法。」 〈相違点ａ〉 各マルチビットに係る工程が、本願発明は、それぞれ、マルチビット「ワード」であるのに対し、引用発明は、そのような特定がされていない点。 ４．当審判断 〈相違点ａ〉については、前記第２の「３．独立特許要件について」の「（４）相違点についての当審判断」の「〈相違点１〉について」において言及したことと同様のことがいえる。 ５．むすび 以上のとおり、本願発明は、特許出願前に日本国内又は外国において、頒布された刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて当業者が容易に発明をすることができたものであり、特許法第２９条第２項の規定により特許を受けることができないものであるから、他の請求項について判断するまでもなく、本願は、拒絶すべきものである。 よって、結論のとおり審決する。