2016-009481

特願２０１２－１６０９３３「メモリサブシステム、コンピュータ・システム」拒絶査定不服審判事件〔平成２６年　２月　３日出願公開、特開２０１４－　２１７８５、請求項の数（６）〕について、次のとおり審決する。

【結　論】 原査定を取り消す。 本願の発明は、特許すべきものとする。

【理　由】 第１　手続の経緯 本願は、平成２４年７月１９日の出願であって、平成２８年２月２日付けで拒絶理由通知がされ、同年３月４日付けで手続補正がされ、同年５月２５日付けで拒絶査定（原査定）がされ、これに対し、同年６月２５日に拒絶査定不服審判の請求がされると同時に手続補正がされ、平成２９年２月２３日付けで当審から拒絶理由通知（以下、「当審拒絶理由通知」という。）がされ、同年３月２５日付けで手続補正がされたものである。 第２　原査定の概要 原査定（平成２８年５月２５日付け拒絶査定）の概要は次のとおりである。 本願請求項１、５に係る発明は、以下の引用文献Ａに基づいて、その発明の属する技術の分野における通常の知識を有する者（以下、「当業者」という。）が容易に発明できたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 引用文献等一覧 Ａ．特開２００５－２５８５３３号公報 第３　当審拒絶理由の概要 当審拒絶理由通知の概要は次のとおりである。 理由１） 本願請求項１に係る発明は、以下の引用文献１に記載された発明であるから、特許法第２９条第１項第３号に該当し、特許を受けることができない 理由２） 本願請求項１－３、５－７に係る発明は、以下の引用文献１－３に基づいて、その発明の属する技術の分野における通常の知識を有する者が容易に発明できたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 理由３） 請求項２、４、６、８に係る発明は不明確であり、特許法第３６条第６項第２号に規定する要件を満たしていない。 引用文献等一覧 １．特開２０００－２７６４３６号公報 （当審において新たに引用された文献） ２．特開２００８－３０５３４９号公報 （当審において新たに引用された文献） ３．国際公開第２００７／０４６４４８号 （当審において新たに引用された文献） 第４　本願発明 本願請求項１－６に係る発明（以下、それぞれ「本願発明１」－「本願発明６」という。）は、平成２９年３月２５日付けの手続補正で補正された特許請求の範囲の請求項１－６に記載された事項により特定される発明であり、本願発明１－６は以下のとおりの発明である。 「【請求項１】 システムバスを介して相互に通信可能に接続されたＣＰＵとメモリサブシステムを含むコンピュータ・システムであって、 システムバスに接続され、ＣＰＵからメモリサブシステムへのアクセスリクエストの頻度を監視するバスモニタと、 バスモニタから受信した前記アクセスリクエストの頻度に応じて、メモリサブシステムに対して、前記アクセスリクエストのレイテンシを可変するための制御信号を送る、レイテンシ可変手段と、を備え、 前記バスモニタは、前記アクセスリクエストの数と前記ＣＰＵからのアクセスリクエスト以外のアクセスリクエストの数とを計数するアップダウン・カウンタを含み、 前記レイテンシ可変手段は、レジスタと、アップダウン・カウンタによる計数値をレジスタに格納された所定のしきい値と比較するための比較器とを含み、 前記アップダウン・カウンタは、前記システムバスからサイクルエンド信号を受けた後に、前記アクセスリクエストをプラス１（＋１）として、前記ＣＰＵからのアクセスリクエスト以外のアクセスリクエストおよび前記システムバスのアイドル状態をマイナス１（－１）として計数を行う、コンピュータ・システム。 【請求項２】 前記メモリサブシステムは、システムバスに接続するメモリコントローラと、ＤＤＲ―ＰＨＹインターフェース（ＤＦＩ）を介してメモリコントローラに接続するＤＤＲメモリとを含み、 前記レイテンシ可変手段は、前記比較器による比較結果に応じて、（ｉ）メモリコントローラへの動作クロックを間引くためのクロックゲート信号を生成する、（ｉｉ）ＤＤＲメモリへの動作クロックを間引くためのＣＫＥゲート信号を生成する、および（ｉｉｉ）メモリコントローラへの前記システムバスの応答を遅らせるためのダミーサイクル信号を生成する、の少なくともいずれか１つを実行する、請求項１のコンピュータ・システム。 【請求項３】 前記比較器は、入力された前記計数値が、所定のしきい値よりも小さい場合に出力信号としてハイ（Ｈ）信号を出力し、しきい値以上の場合にロー（Ｌ）信号を出力する、請求項１のコンピュータ・システム。 【請求項４】 システムバスを介してＣＰＵと相互に通信可能なメモリサブシステムであって、 システムバスに接続するメモリコントローラと、 ＤＤＲ―ＰＨＹインターフェース（ＤＦＩ）を介してメモリコントローラに接続するＤＤＲメモリと、 システムバスに接続され、ＣＰＵからのアクセスリクエストの頻度を監視するバスモニタと、 バスモニタから受信した前記アクセスリクエストの頻度に応じて、メモリコントローラまたはＤＤＲメモリに対して、前記アクセスリクエストのレイテンシを可変するための制御信号を送る、レイテンシ可変手段と、を備え、 前記バスモニタは、前記アクセスリクエストの数と前記ＣＰＵからのアクセスリクエスト以外のアクセスリクエストの数とを計数するアップダウン・カウンタを含み、 前記レイテンシ可変手段は、レジスタと、アップダウン・カウンタによる計数値をレジスタに格納された所定のしきい値と比較するための比較器とを含み、 前記アップダウン・カウンタは、前記システムバスからサイクルエンド信号を受けた後に、前記アクセスリクエストをプラス１（＋１）として、前記ＣＰＵからのアクセスリクエスト以外のアクセスリクエストおよび前記システムバスのアイドル状態をマイナス１（－１）として計数を行う、メモリサブシステム。 【請求項５】 前記レイテンシ可変手段は、前記比較器による比較結果に応じて、（ｉ）メモリコントローラへの動作クロックを間引くためのクロックゲート信号を生成する、（ｉｉ）ＤＤＲメモリへの動作クロックを間引くためのＣＫＥゲート信号を生成する、および（ｉｉｉ）メモリコントローラへの前記システムバスの応答を遅らせるためのダミーサイクル信号を生成する、の少なくともいずれか１つを実行する、請求項４のメモリサブシステム。 【請求項６】 前記比較器は、入力された前記計数値が所定のしきい値よりも小さい場合に、出力信号としてハイ（Ｈ）信号を出力し、しきい値以上の場合にロー（Ｌ）信号を出力する、請求項４のメモリサブシステム。」 第５　引用文献、引用発明等 １．引用文献１について 当審拒絶理由通知に引用された引用文献１には、図面とともに次の事項が記載されている。 （ａ）「【０００１】 【発明の属する技術分野】本発明は、低消費電力化を図った直接メモリアクセス制御（以下、「ＤＭＡ制御」ともいう）装置に関する。さらに詳細には、共有バスに接続された複数のデバイスによる共有バスの使用割合に応じて低消費電力モードへの移行を実行するようにしたＤＭＡ制御装置に関するものである。例えば、複写機のように、ＣＰＵと他のデバイス（スキャナ、プリンタ等）とでバスを共用する機器に用いて好適なものである。」（２頁１欄） （ｂ）「【００２０】 【発明の実施の形態】以下、本発明のＤＭＡ制御装置を具体化した実施の形態について図面に基づいて詳細に説明する。本実施の形態は、複写機における各デバイスのバスへのアクセスを制御するＤＭＡ制御装置である。 【００２１】（第１の実施の形態）まず、第１の実施の形態について説明する。このＤＭＡ制御装置１０は、図１に示すように、ＤＲＡＭを備えるメモリ７と、各ＤＭＡ制御部１，２，３、およびアクセス制御部４と、バスモニタ部８とを有し、ＤＭＡ制御部１～３、およびアクセス制御部４が共用のバス５を介してメモリ７にアクセスするものである。そして、バスモニタ部８の算出するバス５の使用割合に応じて各ＤＭＡ制御部１～３、およびアクセス制御部４からバス５へのアクセスを調停するバス調停部６が設けられている。また、ＤＭＡ制御部１にはプリンタ装置１１が接続され、ＤＭＡ制御部２にはスキャナ装置１２が接続され、ＤＭＡ制御部３にはハードディスク１３が接続され、アクセス制御部４にはＣＰＵ１４が接続されている。ＣＰＵ１４は、このシステムを含めた複写機全体の制御を統括するものである。なお、プリンタ装置１１、スキャナ装置１２、およびハードディスク１３はそれぞれＤＭＡ制御部１，２、および３によりＣＰＵ１４を介さずメモリ７に直接アクセスできるようになっている。 【００２２】バス調停部６は、図２に示すように、各ＤＭＡ制御部１～３からそれぞれリクエスト信号req1,req2,req3が出力されると、各ＤＭＡ制御部１～３に対して適宜、バス使用許可信号ack1,ack2,ack3を返信するものである。また、バス調停部６は、バス５の使用割合に応じて低消費電力モードに移行させるためのモード移行信号ＬＷＳをＣＰＵ１４に対して発するものでもある。 【００２３】このバス調停部６には、図３に示すように、各ＤＭＡ制御部１～３のリクエスト信号req1～req3が入力されるリクエスト入力レジスタ１５と、バス５へアクセスする優先順位が記憶された優先順位テーブルＴと、バス使用許可信号ackを返信するバス応答制御部１７と、後述するバスモニタ部８で算出されるバス５の占有率Ｓに基づき、低消費電力モードに移行するためのモード移行信号ＬＷＳを発する低消費電力モード移行判定部１８とが備わっている。そして、バス調停部６から発せられるバス使用許可信号がアクティブである期間中だけ、バス使用許可信号が返信された制御部がバス５にアクセスできるようになっている。なお、各ＤＭＡ制御部１～３、およびアクセス制御部４が同時にリクエスト信号req1,req2,req3,req4を出力した場合には、予め決められた優先順位を記録した優先順位テーブルＴ（図９参照）に基づいてバス５へのアクセスが調停されるようになっている。 【００２４】続いてバスモニタ部８は、図４に示すように、バス調停部６から出力されるバス使用許可信号ack1,ack2,ack3のアクティブ期間をカウントしバス占有率Ｓを算出して、それを低消費電力モード移行判定部１８に入力するものである。そして、このバスモニタ部８は、カウンタ２１，２２，２３と、遅延形フリップフロップ（Delay Flip-Flop、以下「ＤＦＦ」ともいう）３１，３２，３３と、加算器２５と、比較器２６とを有する。カウンタ２１の端子ＥＮにはバス使用許可信号ack1が入力され、端子ＣＬＫにはクロック信号ＣＳが入力され、端子ＣＬＲにはカウンタクリア信号ＣＣＳが入力されている。一方、端子Ｑからはカウンタ２１におけるカウント値Ｃ１が出力され、これがＤＦＦ３１の端子ＩＮに入力されている。また、ＤＦＦ３１の端子ＣＬＫには占有率セット信号ＳＳＳが入力され、端子ＯＵＴからは占有率Ｓ１が出力され、これが加算器２５に入力されている。 【００２５】カウンタ２１は、端子ＣＬＫに入力されているクロック信号ＣＳの立ち上がりで、端子ＥＮに入力されているバス使用許可信号ack1がアクティブであればカウントアップを行うとともに、そのカウント値Ｃ１を端子Ｑから出力してＤＦＦ３１の端子ＩＮに入力するものである。そして所定周期ごとに発信されるカウンタクリア信号ＣＣＳが端子ＣＬＫに入力されると、カウント値Ｃ１をリセットするようになっている。なお、カウンタ２２，２３も同様の作用をするものである。 【００２６】ＤＦＦ３１は、所定周期ごとに発信される占有率セット信号ＳＳＳが端子ＣＬＫに入力されると、カウンタ２１から入力されているカウント値Ｃ１を端子ＯＵＴから出力するものである。すなわち、ＤＦＦ３１は占有率セット信号ＳＳＳの入力周期におけるバス使用許可信号ack1の発生割合、つまりＤＭＡ制御部１のバス使用割合を算出しているのである。なお、ＤＦＦ３２，３３も同様の作用をするものであり、ＤＦＦ３２がＤＭＡ制御部２のバス使用割合を算出し、ＤＦＦ３３がＤＭＡ制御部３のバス使用割合を算出するようになっている。また、加算器２５は、ＤＦＦ３１～３３が算出したバス占有率Ｓ１～Ｓ３の和、つまりバス占有率Ｓを算出し、低消費電力モード移行判定部１８に入力するものである。なお、クロック信号ＣＳ、カウンタクリア信号ＣＣＳ、および占有率セット信号ＳＳＳは、すべてバスモニタ８の内部で生成されるものである。」（４頁５欄－５頁７欄） （ｃ）「【００３１】（第２の実施の形態）次に、第２の実施の形態について説明する。第２の実施の形態に係るＤＭＡ制御装置は、第１の実施の形態に係るＤＭＡ制御装置とその構成をほぼ同じくするが、バス調停部に低消費電力モード移行判定部１８の代わりにクロック低減判定部３１８を備え、新たにクロック低減部３１０を有する点が異なる。すなわち、バス調停部６は、図５に示すように、バス５へのアクセスを調停するとともに、バス５のバス占有率Ｓに応じてシステムクロックの周波数を低減させるためのクロック低減信号ＬＣＳをクロック低減部３１０に対し発するものである。また、クロック低減部３１０は、クロック発生部３２０で生成されるシステムクロックの周波数を低くし、それをＣＰＵ１４およびメモリ７に対しそれぞれ供給するものである。なお、ＣＰＵ１４およびメモリ７への供給クロックの周波数は同じでも良いし、異なっていても良い。 【００３２】そして、バス調停部６には、図６に示すように、各ＤＭＡ制御部１～３のリクエスト信号req1～req3が入力されるリクエスト入力レジスタ１５と、バス５へアクセスする優先順位が記憶された優先順位テーブルＴと、バス使用許可信号ackを返信するバス応答制御部１７と、バスモニタ部８で算出されるバス５の占有率Ｓに基づき、クロック低減信号ＬＣＳを発するクロック低減判定部３１８とが備わっている。ここで、クロック低減判定部３１８においては、バス５の占有率Ｓが判定値「１０（％）」よりも小さい場合に、クロック低減信号ＬＣＳがクロック低減部３１０に対し発せられるようになっている。 【００３３】このように構成されたＤＭＡ制御装置は、次のように動作する。まず、バスモニタ部８により、バス使用許可信号ack1～ack3に基づきバス５のバス占有率Ｓが算出される。このバス占有率Ｓは、クロック低減判定部３１８に入力される。すると、クロック低減判定部１８において、バス占有率Ｓが判定値「１０（％）」よりも小さいか否かが判定される。そして、バス占有率Ｓが判定値「１０（％）」よりも小さい場合には、クロック低減信号ＬＣＳがクロック低減部３１０に対し出力される。 【００３４】クロック低減判定部３１８から出力されたクロック低減信号ＬＣＳをクロック低減部３１０が受信すると、クロック低減部３１０はクロック発生部３２０から入力されているシステムクロックの周波数を低くし、それをＣＰＵ１４およびメモリ７に対しそれぞれのクロックとして入力する。このようにシステムクロックの周波数を低くできるのは、ＤＭＡ制御部１～３がほとんど作動していない場合にはデータの高速処理が要求されないため、ＣＰＵ１４およびメモリ７の処理速度を遅くすることができるからである。これにより、ＣＰＵ１４およびメモリ７における消費電力が低減されるため、低消費電力化が図られる。なお、バスモニタ部８が算出するバス占有率Ｓが判定値「１０（％）」よりも大きい場合には、クロック低減信号ＬＣＳは出力されず、システムクロックの周波数の低減は行われない。 【００３５】そして、一旦クロック低減部３１０によるシステムクロックの周波数の低減が行われた後に、バス占有率Ｓが判定値「１０（％）」を越えれば、クロック低減部３１０からＣＰＵ１４およびメモリ７に対して、通常の周波数のシステムクロックが供給される。このようなシステムクロックの周波数の低減が、バス占有率Ｓに応じて行われることにより、効果的に消費電力を低く押さえることができる。」（５頁８欄－６頁９欄） ・上記（ｃ）の段落【００３１】の記載によれば、「第２の実施の形態」のＤＭＡ制御装置は、「第１の実施の形態」のＤＭＡ制御装置において、バス調停部に低消費電力モード移行判定部１８の代わりにクロック低減判定部３１８を備え、新たにクロック低減部３１０を有する点で異なるものである。 ・上記（ｂ）の段落【００２１】、（ｃ）の段落【００３１】、図５の記載によれば、引用文献１には、ＤＲＡＭを備えるメモリ７と、各ＤＭＡ制御部１，２，３、およびアクセス制御部４と、バス５と、バス調停部６と、バスモニタ部８と、クロック低減部３１０と、クロック発生部３２０とを有し、前記ＤＭＡ制御部１～３、および前記アクセス制御部４が共用の前記バス５を介してメモリ７にアクセスするＤＭＡ制御装置１０が記載されている。 ・上記（ｂ）の段落【００２１】によれば、前記ＤＭＡ制御部１にはプリンタ装置１１が接続され、前記ＤＭＡ制御部２にはスキャナ装置１２が接続され、前記ＤＭＡ制御部３にはハードディスク１３が接続され、前記アクセス制御部４にはＣＰＵ１４が接続されている。 ・上記（ｂ）の段落【００２２】の記載によれば、バス調停部６は、各ＤＭＡ制御部１～３からそれぞれリクエスト信号req1,req2,req3が出力されると、各ＤＭＡ制御部１～３に対して適宜、バス使用許可信号ack1,ack2,ack3を返信するものである。 ・上記（ｂ）の段落【００２４】、（ｃ）の段落【００３３】の記載によれば、バスモニタ部８は、バス調停部６から出力されるバス使用許可信号ack1,ack2,ack3のアクティブ期間をカウントしバス占有率Ｓを算出するものである。 ・上記（ｃ）の段落【００３１】、【００３３】、【００３４】の記載によれば、バス調停部６のクロック低減判定部３１８は、前記バス占有率Ｓが入力され、バス占有率Ｓが判定値「１０（％）」よりも小さい場合には、クロック低減信号ＬＣＳをクロック低減部３１０に対し出力し、クロック低減部３１０は、クロック発生部３２０で生成されるシステムクロックの周波数を低くし、それをＣＰＵ１４およびメモリ７に対しそれぞれ供給するものである。 したがって、上記引用文献１には次の発明（以下、「引用発明」という。）が記載されていると認められる。 「ＤＲＡＭを備えるメモリ７と、各ＤＭＡ制御部１，２，３、およびアクセス制御部４と、バス５と、バス調停部６と、バスモニタ部８と、クロック低減部３１０と、クロック発生部３２０とを有し、前記ＤＭＡ制御部１～３、および前記アクセス制御部４が共用の前記バス５を介してメモリ７にアクセスするＤＭＡ制御装置１０において、 前記ＤＭＡ制御部１にはプリンタ装置１１が接続され、前記ＤＭＡ制御部２にはスキャナ装置１２が接続され、前記ＤＭＡ制御部３にはハードディスク１３が接続され、前記アクセス制御部４にはＣＰＵ１４が接続されており、 前記バス調停部６は、各ＤＭＡ制御部１～３からそれぞれリクエスト信号req1,req2,req3が出力されると、各ＤＭＡ制御部１～３に対して適宜、バス使用許可信号ack1,ack2,ack3を返信するものであって、 前記バスモニタ部８は、バス調停部６から出力されるバス使用許可信号ack1,ack2,ack3のアクティブ期間をカウントしバス占有率Ｓを算出し、 前記バス調停部６のクロック低減判定部３１８は、前記バス占有率Ｓが入力され、バス占有率Ｓが判定値「１０（％）」よりも小さい場合には、クロック低減信号ＬＣＳをクロック低減部３１０に対し出力し、 前記クロック低減部３１０は、クロック発生部３２０で生成されるシステムクロックの周波数を低くし、それをＣＰＵ１４およびメモリ７に対しそれぞれ供給する、 ＤＭＡ制御装置１０。」 ２．引用文献２について 当審拒絶理由通知に引用された引用文献２には、図面とともに次の事項が記載されている。 （ａ）「【０００２】 近年、たとえば電子機器であるデジタルカメラ及びデジタルビデオカメラ等の撮像装置では、高速レスポンス、高速連写性能、長時間動画撮影など、高いパフォーマンスを必要とする機能が必要不可欠になりつつある。これに伴い、使用するクロック信号の高速化や、高速なメモリアクセスが可能なＤｏｕｂｌｅ－Ｄａｔａ－Ｒａｔｅ（以下、ＤＤＲと略す）タイプのメモリの搭載等により、必要なパフォーマンスが達成されている。」（３頁） （ｂ）「【００１２】 以下、本発明を実施するための最良の実施形態について、図面を参照して説明する。 図１は、本発明の一実施形態に係るリード側のメモリコントローラの概略構成を示すブロック図である。図１において、メモリコントローラ１１０は、クロック制御回路１１１、クロック発生回路１１２、ＤＬＬ回路１１３、フリップフロップ（以下、ＦＦと略す）１１４、１１５を備える。メモリコントローラ１１０はまた、インバータバッファ１１６、出力インタフェースバッファ１５１、１５２、入力インタフェースバッファ１５３、１５４を備える。 【００１３】 １４１、１４２、１４３、１４４、及び１４５は、メモリコントローラ１１０がＤＬＬ回路非搭載のメモリモジュール１３０に入力する信号ＭＥＭＣＬＫ、ＭＥＭＣＬＫ＿Ｌ、ＤＱＳ、ＤＱ、及びＣＭＤの信号線を示す。それらの信号は、それぞれクロック信号とその反転クロック信号、双方向のデータストローブ信号、双方向のデータ信号である。またＣＭＤは、メモリモジュール１３０に入力するアドレス、バンクアドレス、ＲＡＳ、ＣＡＳ、ＷＥ、ＣＫＥ、ＣＳ等のすべてを含む制御信号である。本実施形態では、ＣＭＤの制御回路と出力インタフェースバッファの説明は省略する。 【００１４】 尚、メモリモジュール１３０は、ＭｏｂｉｌｅＤＤＲ－ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）からなる。本実施形態において、メモリモジュール１３０は、ＭｏｂｉｌｅＤＤＲ－ＳＤＲＡＭとして説明するが、これに限るわけではない。 【００１５】 以下、メモリコントローラ１１０が、クロック信号ＭＥＭＣＬＫと反転クロック信号ＭＥＭＣＬＫ＿Ｌに同期してメモリモジュール１３０から供給されるデータストローブ信号ＤＱＳとデータ信号ＤＱを受信する構成について説明する。」（４－５頁） ３．引用文献３について 当審拒絶理由通知に引用された引用文献３には、図面とともに次の事項が記載されている。 （ａ）「[0063] なお、本実施の形態１において、周波数切替回路１０８によるメモリの動作クロック周波数の変更(切替）は、クロック生成回路１０６よりのクロックを、間引くことにより行うようにしてもよい。 [0064] また、同じく周波数切替回路１０８によるメモリの動作クロック周波数の変更 (切替）は、アクセスイネーブル信号（ＡＥ）のネゲート期間等から得たアクセスの頻度に応じて、段階的に変更するようにしても良い。例えば、アクセスィネーブル信号（ＡＥ）のネゲート期間が、１０クロック、２０クロック、３０クロックと増加するに従い、周波数を３／４、１／２、１／４と段階的に切り替えてもよい。このように段階的に周波数を切り替えることにより、より制御範囲を広げて、より効果的な低消費電力化を行うことが可能になる。」 （１３頁２８行－１４頁９行） 第６　対比・判断 １．理由１）、理由２）について （１）本願発明１について Ａ　対比 本願発明１と引用発明とを対比すると、次のことがいえる。 （ａ）引用発明の「バス」、「ＣＰＵ」、及び「メモリ」は、本願発明１の「システムバス」、「ＣＰＵ」、及び「メモリサブシステム」に相当する。 また、引用発明の「ＤＭＡ制御装置１０」は、「ＣＰＵ１４」が接続される「アクセス制御部４」が「バス５を介してメモリ７にアクセスする」ものであるから、引用発明の「ＤＭＡ制御装置１０」は、本願発明１の「システムバスを介して相互に通信可能に接続されたＣＰＵとメモリサブシステムを含むコンピュータ・システム」に含まれるものである。 （ｂ）引用発明の「バスモニタ部８」は、「バス使用許可信号ack1,ack2,ack3のアクティブ期間をカウントしバス占有率Ｓを算出する」ものであって、ここで、「バス使用許可信号ack1,ack2,ack3」は、「プリンタ装置１１」、「スキャナ装置１２」、「ハードディスク１３」がそれぞれ接続される「ＤＭＡ制御部１～３から」メモリへの「リクエスト信号req1,req2,req3」に対するものであり、さらに、「バス占有率Ｓ」とリクエストの頻度は比例関係にあるから、引用発明の「バスモニタ部８」と、本願発明１の「システムバスに接続され、ＣＰＵからメモリサブシステムへのアクセスリクエストの頻度を監視するバスモニタ」とは、「システムバスに接続され、システムバスに接続されるデバイスからのメモリサブシステムへのアクセスリクエストの頻度を監視するバスモニタ」の点では共通する。 （ｃ）引用発明の「バス調停部６のクロック低減判定部３１８」は、「バス５の前記バス占有率Ｓが入力され、バス占有率Ｓが判定値「１０（％）」よりも小さい場合には、クロック低減信号ＬＣＳをクロック低減部３１０に対し出力」するものであって、そして、該出力によって「システムクロックの周波数を低くし、それをＣＰＵ１４およびメモリ７に対しそれぞれ供給する」ものであり、「メモリ７」に供給される「システムクロックの周波数を低く」すれば、メモリへのリクエストのレイテンシが変化することは明らかであるから、引用発明の「バス調停部６」は、本願発明１の「バスモニタから受信した前記アクセスリクエストの頻度に応じて、メモリサブシステムに対して、前記アクセスリクエストのレイテンシを可変するための制御信号を送る、レイテンシ可変手段」に相当する。 したがって、本願発明１と引用発明との間には、次の一致点、相違点があるといえる。 （一致点） 「システムバスを介して相互に通信可能に接続されたＣＰＵとメモリサブシステムを含むコンピュータ・システムであって、 システムバスに接続され、メモリサブシステムへのアクセスリクエストの頻度を監視するバスモニタと、 バスモニタから受信した前記アクセスリクエストの頻度に応じて、メモリサブシステムに対して、前記アクセスリクエストのレイテンシを可変するための制御信号を送る、レイテンシ可変手段と、を備えた、 コンピュータ・システム。」 （相違点１） 上記「アクセスリクエスト」が、本願発明１では、「ＣＰＵからメモリサブシステムへのアクセスリクエスト」であるのに対して、引用発明では、ＣＰＵからではなく、それぞれプリンタ装置、スキャナ装置、ハードディスクが接続されたＤＭＡ制御部１～３からのメモリへのアクセスリクエストである点。 （相違点２） 本願発明１では、「前記バスモニタは、前記アクセスリクエストの数と前記ＣＰＵからのアクセスリクエスト以外のアクセスリクエストの数とを計数するアップダウン・カウンタを含み」、「前記アップダウン・カウンタは、前記システムバスからサイクルエンド信号を受けた後に、前記アクセスリクエストをプラス１（＋１）として、前記ＣＰＵからのアクセスリクエスト以外のアクセスリクエストおよび前記システムバスのアイドル状態をマイナス１（－１）として計数を行」い、また、「前記レイテンシ可変手段は、レジスタと、アップダウン・カウンタによる計数値をレジスタに格納された所定のしきい値と比較するための比較器とを含」むのに対して、引用発明では、バスモニタ部８は、そのようなアップダウン・カウンタを含んでいないので、そのような計数は行わず、また、バス調停部６は、そのような比較器を含んでいない点。 Ｂ　相違点についての判断 事案に鑑みて、上記相違点２について先に検討すると、相違点２に係る本願発明１の構成は、上記引用文献１－３には記載されておらず、本願出願日前において周知技術であるともいえない。 したがって、他の相違点について判断するまでもなく、本願発明１は、引用発明と同一ではなく、また、当業者であっても引用発明及び引用文献２－３に記載された技術的事項に基づいて容易に発明できたものであるとはいえない。 （２）本願発明２、３について 本願発明２、３も、本願発明１の「前記バスモニタは、前記アクセスリクエストの数と前記ＣＰＵからのアクセスリクエスト以外のアクセスリクエストの数とを計数するアップダウン・カウンタを含み、前記レイテンシ可変手段は、レジスタと、アップダウン・カウンタによる計数値をレジスタに格納された所定のしきい値と比較するための比較器とを含み、前記アップダウン・カウンタは、前記システムバスからサイクルエンド信号を受けた後に、前記アクセスリクエストをプラス１（＋１）として、前記ＣＰＵからのアクセスリクエスト以外のアクセスリクエストおよび前記システムバスのアイドル状態をマイナス１（－１）として計数を行う」と同一の構成を備えるものであるから、本願発明１と同じ理由により、当業者であっても、引用発明、引用文献２、３に記載された技術的事項に基づいて容易に発明できたものとはいえない。 （３）本願発明４について 本願発明４は、本願発明１の「コンピュータ・システム」を「メモリサブシステム」とし、「メモリサブシステム」が「バスモニタ」と「レイテンシ可変手段」を有するものとしたものであって、請求項１の「前記バスモニタは、前記アクセスリクエストの数と前記ＣＰＵからのアクセスリクエスト以外のアクセスリクエストの数とを計数するアップダウン・カウンタを含み、前記レイテンシ可変手段は、レジスタと、アップダウン・カウンタによる計数値をレジスタに格納された所定のしきい値と比較するための比較器とを含み、前記アップダウン・カウンタは、前記システムバスからサイクルエンド信号を受けた後に、前記アクセスリクエストをプラス１（＋１）として、前記ＣＰＵからのアクセスリクエスト以外のアクセスリクエストおよび前記システムバスのアイドル状態をマイナス１（－１）として計数を行う」と同一の構成を備えるものであるから、本願発明１と同じ理由により、当業者であっても、引用発明、引用文献２、３に記載された技術的事項に基づいて容易に発明できたものとはいえない。 （４）本願発明５、６について 本願発明５、６も、本願発明４の「前記バスモニタは、前記アクセスリクエストの数と前記ＣＰＵからのアクセスリクエスト以外のアクセスリクエストの数とを計数するアップダウン・カウンタを含み、前記レイテンシ可変手段は、レジスタと、アップダウン・カウンタによる計数値をレジスタに格納された所定のしきい値と比較するための比較器とを含み、前記アップダウン・カウンタは、前記システムバスからサイクルエンド信号を受けた後に、前記アクセスリクエストをプラス１（＋１）として、前記ＣＰＵからのアクセスリクエスト以外のアクセスリクエストおよび前記システムバスのアイドル状態をマイナス１（－１）として計数を行う」と同一の構成を備えるものであるから、本願発明４と同じ理由により、当業者であっても、引用発明、引用文献２、３に記載された技術的事項に基づいて容易に発明できたものとはいえない。 ２．理由３）について 平成２９年３月２５日付けの補正により、解消した。 第７　原査定についての判断 平成２９年３月２５日付けの補正により、補正後の請求項１－６は、「前記バスモニタは、前記アクセスリクエストの数と前記ＣＰＵからのアクセスリクエスト以外のアクセスリクエストの数とを計数するアップダウン・カウンタを含み、前記レイテンシ可変手段は、レジスタと、アップダウン・カウンタによる計数値をレジスタに格納された所定のしきい値と比較するための比較器とを含み、前記アップダウン・カウンタは、前記システムバスからサイクルエンド信号を受けた後に、前記アクセスリクエストをプラス１（＋１）として、前記ＣＰＵからのアクセスリクエスト以外のアクセスリクエストおよび前記システムバスのアイドル状態をマイナス１（－１）として計数を行う」という技術的事項を有するものとなった。当該技術的事項は、原査定における引用文献Ａには記載されておらず、本願出願日前における周知技術でもないので、本願発明１－６は、当業者であっても、原査定における引用文献Ａに基づいて容易に発明できたものではない。したがって、原査定を維持することはできない。 第８　むすび 以上のとおり、原査定の理由によって、本願を拒絶することはできない。 他に本願を拒絶すべき理由を発見しない。 よって、結論のとおり審決する。