2015-002963

特願２０１２－１１６３８０「複数の独立したシリアルリンクメモリ」拒絶査定不服審判事件〔平成２４年　９月２０日出願公開，特開２０１２－１８１９１６〕について，次のとおり審決する。

【結　論】 本件審判の請求は，成り立たない。

【理　由】 １　手続の経緯 本願は，平成１８年９月２９日（パリ条約による優先権主張外国庁受理２００５年９月３０日，アメリカ合衆国，２００５年１２月３０日，アメリカ合衆国）を国際出願日とする特願２００８－５３２５５０号（以下「原出願」という。）の一部を平成２４年５月２２日に新たな特許出願としたものであって，平成２４年５月２２日付けで審査請求がなされ，同年７月５日付けで上申書の提出がなされ，平成２５年１月１５日付けで手続補正書の提出がなされ，同年４月２３日付けで拒絶理由の通知がなされ，同年７月３１日付けで意見書と上申書の提出がなされ，同年１０月１７日付けで拒絶理由の通知がなされ，平成２６年４月２２日付けで意見書及び手続補正書の提出がなされ，同年６月１８日付けで拒絶理由の通知がなされ，同年９月２４日付けで意見書及び手続補正書の提出がなされ，同年１０月１４日付けで拒絶査定がなされた。 これに対して平成２７年２月１７日付けで拒絶査定不服審判の請求がなされ，当審において，平成２８年５月１２日付けで拒絶理由が通知され，同年１１月１６日付けで意見書及び手続補正書の提出がなされたものである。 ２　当審による拒絶理由通知の概要 審判合議体が平成２８年５月１２日付けで通知した拒絶理由通知における，特許法第２９条第２項の判断（本願に係る発明の容易想到性の判断）の概要は次のとおりである。 平成２６年９月２４日付け手続補正書により補正された，本願の特許請求の範囲の請求項１ないし１２に記載された各請求項に係る発明は，下記の引用文献１ないし４に記載の発明に基いて，当業者が容易に想到し得たものであるから，上記手続補正書により補正された，本願の特許請求の範囲の請求項１ないし１２に記載された各請求項に係る発明は，特許法第２９条第２項の規定により特許を受けることができない。 ・引用文献１　特開平２－１３６９４５号公報 ・引用文献２　特開２００１－５２４９５号公報 ・引用文献３　特開２００３－２５７１８９号公報 ・引用文献４　特開２００２－１８３７００号公報 ３　本願発明 本願の請求項１に係る発明は，平成２８年１１月１６日付け手続補正書によって補正された特許請求の範囲の請求項１に記載された事項により特定される，以下のとおりのものである（以下「本願発明」という。）。 「複数の独立的に制御可能なＮＡＮＤフラッシュメモリブロックと， 複数のステータスインジケータを格納するためのレジスタであって，前記ステータスインジケータのそれぞれは前記複数の独立的に制御可能なＮＡＮＤフラッシュメモリブロックのなかの１つがビジーであるか否かを示す，レジスタと， 複数のデータリンクインターフェイスであって，前記複数のデータリンクインターフェイスのうちのいずれか１つと，前記複数の独立的に制御可能なＮＡＮＤフラッシュメモリブロックのうちのいずれか１つとの間で読み取りデータまたは書き込みデータを独立的に転送するように動作する複数のデータリンクインターフェイスと， 前記複数のデータリンクインターフェイスの少なくとも２つへ，およびそこから，前記複数の独立的に制御可能なＮＡＮＤフラッシュメモリブロックが独立的に動作している間，実質的に同時にデータ転送する制御をするように構成された制御モジュールと を含む半導体メモリ装置。」 ４　引用文献 （１）引用文献１について 平成２８年５月１２日付けの拒絶理由通知において引用された，原出願の最先の優先権主張の日前に日本国内において頒布された刊行物である引用文献１（特開平２－１３６９４５号公報）には，下記の事項が記載されている。 ア　「発明の構成 本発明のメモリ制御装置は，複数のバンクを有するメモリと，前記バンクの１つが使用状態であることを示すビジー信号の入力に応答して該バンクへのアクセスを抑止するアクセス抑止手段と，前記ビジー信号と同等の信号である擬似ビジー信号を所定時間毎に送出する擬似ビジー信号送出手段とを含むことを特徴とする。 実施例 以下，図面を用いて本発明の実施例を説明する。 第１図は本発明によるメモリ制御装置の一実施例の構成を示すブロック図である。図において，本発明の一実施例によるメモリ制御装置３は，演算処理装置１１及び１２，入出力処理装置２１及び２２からのメモリアクセスを受取り，メモリアクセス３１を主メモリ装置４に対して行うものである。 また，メモリ制御装置３はメモリアクセス受付回路５１～５４と，主メモリアクセス回路６と，メモリアクセス選択制御回路７と，バンクビジー制御回路８と，擬似バンクビジー信号発生回路３０とを含んで構成されるものである。 ビジー信号発生回路３０はカウンタ１０と，初期設定回路１３と，擬似バンクビジーメモリ９とを含んで構成されている。 かかる構成において，演算処理装置１１，１２や入出力処理装置２１，２２からメモリアクセスがメモリ制御装置３に送出されると，メモリ制御装置３ではこのメモリアクセスを各処理装置に対応して設けられたメモリアクセス受付回路５１～５４により受取る。各メモリアクセス受付回路５１～５４は，処理すべきメモリアクセスがあるとメモリアクセス制御情報５０１～５０４をメモリアクセス選択制御回路７に送出する。 そのメモリアクセス制御情報５０１～５０４にはメモリアクセスの有無を示すビット，メモリアクセスの種類を示すビット，メモリアクセスアドレスの一部である主メモリのバンク番号ビット等が含まれている。 一般に，主メモリ装置４の内部は独立動作可能な複数のバンクに分けられている。本実施例においてはバンク１～４の４バンク構成とする。このバンク構成は，各処理装置の処理速度に比較して処理速度か遅い主メモリ素子の性能を補い，メモリスループットの強化を行う目的で設けられている。 つまり，メモリアクセス処理中のバンクと同じバンクにアクセスする後続のメモリアクセスは先の処理が終わるまで待たされることになるが，別のバンクへのアクセスであれば同時処理を可能とすることにより，メモリスループットを向上させ主メモリ装置４の処理ビジーによる待時間を短縮する構成である。 また，メモリアドレスと各バンクとの対応は，４バンク構成の場合にはメモリアドレスの特定の２ビットをバンク番号とすることにより行っている。　メモリアクセス選択制御回路７では，各メモリアクセス受付回路５１～５４から送られてきたメモリアクセス制御情報５０１～５０４により，各メモリアクセスに対する主メモリ装置４のビジー状態を判断する。主メモリ装置４のビジー状態は主メモリの各バンクのバンクビジー信号８０としてバンクビジー制御回路８から受取るのである。 ある処理装置からのメモリアクセスに対応するバンクがビジーでなく，かつ他に同様なメモリアクセスが存在していなければ，メモリアクセス選択制御回路７から主メモリアクセス回路６に対し，メモリアクセス選択指示信号７２が送出される。このメモリアクセス選択指示信号７２により，主メモリアクセス回路６は指定されたメモリアクセス受付回路からのメモリアクセス情報５００を引取り，主メモリ装置４へのメモリアクセス３１を行う。 メモリアクセス選択制御回路７では，バンクビジーでないメモリアクセスが複数個あったときには，所定の優先度にしたがって１つのメモリアクセスを選択しメモリアクセス選択指示信号７２を発生する。」（２頁左上欄１２行～３頁左上欄１０行） イ　「次に，第２図を用いてメモリアクセス選択制御回路７とバンクビジー制御回路８との具体例について詳細に説明する。図において，バンクビジー制御回路８は各バンクに対応して設けられた同じ構成のバンク制御回路８１～８４により構成されている。なお，バンク制御回路８１～８４は夫々バンク１～４を制御するものとする。 メモリアクセス選択制御回路７は，バンクビジーチェック回路２４１～２４４と，優先度判定回路２５とを含んで構成されている。 バンクビジーカウンタ８５は対応するバンクビジー設定信号７１により，バンクビジー時間相当のカウント値が設定されるものである。そのバンクビジーカウンタ８５の内容はマシンサイクル毎に－１カウント（減算）される。そして，ナンドゲートからなる　ＡＬＬ０判定ゲート８６でカウント値のＡＬＬ０が検出されると，そのカウント動作は停止する。 つまり，バンクビジーカウンタ８５の内容がＡＬＬ０でないときにはバンク１がビジー状態であることが示される。ＡＬＬ０判定ゲート８６からのバンクビジー信号はオアゲートからなる擬似バンクビジー合成ゲート２３で擬似バンクビジー信号３００と論理和がとられバンクビジー信号８０としてメモリアクセス選択制御回路７に送られる。 メモリアクセス選択制御回路７内では，メモリアクセス制御情報５０１～５０４とバンクビジー信号８０とによりバンクビジーチェック回路２４１～２４４で各メモリアクセスに対応するバンクビジーのチェックが行われる。そのチェック結果は優先度判定回路２５に送られ，ここで各メモリアクセスの優先度が判定されてその結果がメモリアクセス選択指示信号７２として主メモリアクセス回路６に送られる。 このとき選択されたメモリアクセスのバンク番号に対応するバンクビジー設定信号７１が同時にバンクビジー制御回路８に送られてバンクビジーカウンタにバンクビジー時間相当のカウント値が設定され，そのバンクがビジー状態となる。」（３頁右上欄１９行～同右下欄１７行） ウ　第２図には，バンクビジー制御回路８内に４つのバンク制御回路８１～８４が設けられ，バンク制御回路８１はバンクビジーカウンタ８５を有する構成が記載されている。 エ　第１図には，メモリ制御装置３が，演算処理装置１１及び１２，入出力処理装置２１及び２２に接続され，主メモリ装置４がメモリ制御装置３に接続された構成が記載されている。 オ　上記アないしエの記載について検討する。 （ア）装置の構成について 上記アには，「本発明のメモリ制御装置は，複数のバンクを有するメモリと，前記バンクの１つが使用状態であることを示すビジー信号の入力に応答して該バンクへのアクセスを抑止するアクセス抑止手段と，前記ビジー信号と同等の信号である擬似ビジー信号を所定時間毎に送出する擬似ビジー信号送出手段とを含むことを特徴とする」ことが記載され，上記エから図１には，メモリ制御装置３が，演算処理装置１１及び１２，入出力処理装置２１及び２２に接続され，主メモリ装置４がメモリ制御装置３に接続された構成が記載されている。 よって，引用文献１には，「演算処理装置１１及び１２，入出力処理装置２１及び２２からのメモリアクセスを受取るメモリ制御装置３と，メモリ制御装置３からメモリアクセスを受ける主メモリ装置４とから構成される装置」が記載されていると認められる。 （イ）メモリ制御装置３について 上記アには，メモリ制御装置３が，「メモリアクセス受付回路５１～５４と，主メモリアクセス回路６と，メモリアクセス選択制御回路７と，バンクビジー制御回路８」を含んで構成されることが記載されている。 （ウ）メモリアクセス受付回路５１～５４について 上記アには，メモリアクセス受付回路５１～５４について，「演算処理装置１１，１２や入出力処理装置２１，２２からメモリアクセスがメモリ制御装置３に送出されると，メモリ制御装置３ではこのメモリアクセスを各処理装置に対応して設けられたメモリアクセス受付回路５１～５４により受取る。各メモリアクセス受付回路５１～５４は，処理すべきメモリアクセスがあるとメモリアクセス制御情報５０１～５０４をメモリアクセス選択制御回路７に送出する。」ことが記載されている。 よって，引用文献１には，「演算処理装置１１，１２や入出力処理装置２１，２２からのメモリアクセスをそれぞれ受取り，処理すべきメモリアクセスがあるとメモリアクセス制御情報５０１～５０４を送出するメモリアクセス受付回路５１～５４」が記載されていると認められる。 （エ）バンクビジー制御回路８について 上記イには，「バンクビジー制御回路８は各バンクに対応して設けられた同じ構成のバンク制御回路８１～８４により構成されている。なお，バンク制御回路８１～８４は夫々バンク１～４を制御するものとする。」ことが記載され，上記アには，「主メモリ装置４のビジー状態は主メモリの各バンクのバンクビジー信号８０としてバンクビジー制御回路８から受取る」ことが記載されている。 よって，引用文献１には，「夫々がバンク１～４を制御するバンク制御回路８１～８４により構成され，主メモリ装置４の各バンクのビジー状態をバンクビジー信号８０として出力するバンクビジー制御回路８」が記載されていると認められる。 （オ）メモリアクセス選択制御回路７について 上記イには，「メモリアクセス選択制御回路７内では，メモリアクセス制御情報５０１～５０４とバンクビジー信号８０とによりバンクビジーチェック回路２４１～２４４で各メモリアクセスに対応するバンクビジーのチェックが行われる。」ことが記載され，上記アには，「ある処理装置からのメモリアクセスに対応するバンクがビジーでなく，かつ他に同様なメモリアクセスが存在していなければ，メモリアクセス選択制御回路７から主メモリアクセス回路６に対し，メモリアクセス選択指示信号７２が送出される。」ことが記載されている。 よって，引用文献１には，「メモリアクセス制御情報５０１～５０４とバンクビジー信号８０とにより各メモリアクセスに対応するバンクビジーのチェックを行い，ある処理装置からのメモリアクセスに対応するバンクがビジーでなく，かつ他に同様なメモリアクセスが存在していなければ，メモリアクセス選択指示信号７２を送出するメモリアクセス選択制御回路７」が記載されていると認められる。 （カ）主メモリアクセス回路６について 上記アには，「このメモリアクセス選択指示信号７２により，主メモリアクセス回路６は指定されたメモリアクセス受付回路からのメモリアクセス情報５００を引取り，主メモリ装置４へのメモリアクセス３１を行う。」ことが記載されている。 よって，引用文献１には，「メモリアクセス選択指示信号７２により，指定されたメモリアクセス受付回路からのメモリアクセス情報５００を引取り，主メモリ装置４へのメモリアクセス３１を行う主メモリアクセス回路６」が記載されていると認められる。 （キ）主メモリ装置４について 上記アには，「一般に，主メモリ装置４の内部は独立動作可能な複数のバンクに分けられている。本実施例においてはバンク１～４の４バンク構成とする。」ことが記載されている。 よって，引用文献１には，「主メモリ装置４は，独立動作可能な４バンクから構成」されることが記載されていると認められる。 （ク）ビジー状態の設定について 上記イには，「メモリアクセス選択制御回路７内では，メモリアクセス制御情報５０１～５０４とバンクビジー信号８０とによりバンクビジーチェック回路２４１～２４４で各メモリアクセスに対応するバンクビジーのチェックが行われる。そのチェック結果は優先度判定回路２５に送られ，ここで各メモリアクセスの優先度が判定されてその結果がメモリアクセス選択指示信号７２として主メモリアクセス回路６に送られる。このとき選択されたメモリアクセスのバンク番号に対応するバンクビジー設定信号７１が同時にバンクビジー制御回路８に送られてバンクビジーカウンタにバンクビジー時間相当のカウント値が設定され，そのバンクがビジー状態となる。」ことが記載されている。 よって，引用文献１には，「メモリアクセス選択制御回路７からメモリアクセス選択指示信号７２が送出されると，選択されたメモリアクセスのバンク番号に対応するバンクビジー設定信号７１が同時にバンクビジー制御回路８に送られ，バンク制御回路内のバンクビジーカウンタにバンクビジー時間相当のカウント値が設定されてそのバンクがビジー状態」となることが記載されていると認められる。 （ケ）同時処理について 上記アには，「メモリアクセス処理中のバンクと同じバンクにアクセスする後続のメモリアクセスは先の処理が終わるまで待たされることになるが，別のバンクへのアクセスであれば同時処理を可能とすることにより，メモリスループットを向上させ主メモリ装置４の処理ビジーによる待時間を短縮する構成である。」ことが記載されている。 よって，引用文献１には，「メモリアクセス処理中のバンクとは別のバンクへのアクセスであれば同時処理を可能とすることにより，メモリスループットを向上させ主メモリ装置４の処理ビジーによる待時間を短縮する」ことが記載されていると認められる。 カ　上記オの検討から，引用文献１には，下記の発明（以下，「引用発明」という。）が記載されていると認められる。 「演算処理装置１１及び１２，入出力処理装置２１及び２２からのメモリアクセスを受取るメモリ制御装置３と，メモリ制御装置３からメモリアクセスを受ける主メモリ装置４とから構成される装置であって， メモリ制御装置３は， 演算処理装置１１，１２や入出力処理装置２１，２２からのメモリアクセスをそれぞれ受取り，処理すべきメモリアクセスがあるとメモリアクセス制御情報５０１～５０４を送出するメモリアクセス受付回路５１～５４と，　夫々がバンク１～４を制御するバンク制御回路８１～８４により構成され，主メモリ装置４の各バンクのビジー状態をバンクビジー信号８０として出力するバンクビジー制御回路８と， メモリアクセス制御情報５０１～５０４とバンクビジー信号８０とにより各メモリアクセスに対応するバンクビジーのチェックを行い，ある処理装置からのメモリアクセスに対応するバンクがビジーでなく，かつ他に同様なメモリアクセスが存在していなければ，メモリアクセス選択指示信号７２を送出するメモリアクセス選択制御回路７と， メモリアクセス選択指示信号７２により，指定されたメモリアクセス受付回路からのメモリアクセス情報５００を引取り，主メモリ装置４へのメモリアクセス３１を行う主メモリアクセス回路６とから構成され， 主メモリ装置４は，独立動作可能な４バンクから構成され， ており， メモリアクセス選択制御回路７からメモリアクセス選択指示信号７２が送出されると，選択されたメモリアクセスのバンク番号に対応するバンクビジー設定信号７１が同時にバンクビジー制御回路８に送られ，バンク制御回路内のバンクビジーカウンタにバンクビジー時間相当のカウント値が設定されてそのバンクがビジー状態となるものであり， メモリアクセス処理中のバンクとは別のバンクへのアクセスであれば同時処理を可能とすることにより，メモリスループットを向上させ主メモリ装置４の処理ビジーによる待時間を短縮する， 装置。」 （２）引用文献２について 平成２８年５月１２日付けの拒絶理由通知において引用された，原出願の最先の優先権主張の日前に日本国内において頒布された刊行物である，引用文献２ （特開２００１－５２４９５号公報）には，下記の事項が記載されている。 ア　「【００２６】［実施の形態２］図３及び図４は、ＲＷＷ（Read While Write）仕様のＥＥＲＰＯＭについて、カラム冗長回路を備えた実施の形態である。ＲＷＷ仕様のＥＥＰＲＯＭは、メモリセルアレイが少なくとも二つのバンクに分けられ、一方のパンクでデータ書込み又は消去が行われている間に、他方のバンクでのデータ読み出しを並行して行うことを可能としたものである。図３の例では、メモリセルアレイ１０１が二つのバンクＢＡＮＫ０，ＢＡＮＫ１により構成される場合を示している。 【００２７】二つのバンクＢＡＮＫ０，ＢＡＮＫ１に同時アクセスを可能とするために、それぞれに３０１，ロウデコーダ３０２、カラムデコーダ３０３が設けられている。また各バンクＢＡＮＫ０，ＢＡＮＫ１にそれぞれ、一本のスペアビット線からなる冗長カラムセルアレイ３０４が設けられている。また二つのバンクＢＡＮＫ０，ＢＡＮＫ１の一方でデータ書込み又は消去を行い、他方でデータ読出しを行うことを可能とするために、二つのバンクに共通にアドレスバス線とデータバス線が２系統設けられている。即ち、アドレスバス線３０５ａがデータ読出し用であり、アドレスバス線３０５ｂがデータ書込み又は消去用である。データバス線３０６ａはデータ読み出し用であり、データバス線３０６ｂはデータ書込み又は消去用である。 【００２８】データ書込み又は消去のコマンドは、制御回路３１０に入力される。書込みアドレスは、書込みコマンド入力時にアドレスラッチ３０８に取り込まれる。データ消去は、メモリセルアレイの消去ブロック単位で行われるが、消去ブロックアドレスは、消去コマンド入力時に選択ブロックに対応するブロック選択レジスタ（図示せず）にセットされる。データ読出し時は、アドレスはアドレスバッファ３０７を介してアドレスバス線３０５ａに供給される。アドレス切り換え回路３１１は、データ書込み時はアドレスラッチ３０８にラッチされたアドレスを、消去時はアドレスカウンタ３０９から順次インクリメントされるアドレスを選択して、アドレスバス線３０５ｂに供給する。 【００２９】各バンクＢＡＮＫ０，ＢＡＮＫ１にはそれぞれ、そのバンクがどの動作モードとして選択されているかを示すビジーレジスタ３１５が設けられている。書込み又は消去対象となるバンクについて、ビジーレジスタ３１５には、制御回路３１０からのコマンドにより“Ｈ”がセットされる。書込み又は消去対象でないバンクについては、ビジーレジスタ３１５は“Ｌ”を保持する。」 イ　上記アから，引用文献２には，下記の事項が記載されていると認められる。 「同時に一方のバンクへデータ書込みを行い他方のバンクからデータ読出しを行う半導体メモリにおいて，ビジーレジスタ３１５にバンクがビジーである情報を格納すること。」 （３）引用文献３について 平成２８年５月１２日付けの拒絶理由通知において引用された，原出願の最先の優先権主張の日前に日本国内において頒布された刊行物である引用文献３（特開２００３－２５７１８９号公報）には，下記の事項が記載されている。 ア　「【００７０】コアブロックレジスタ42は、各コア毎に、コア内のブロック数n に等しい数のレジスタRO～Rn－1 を有する。データ書き込み信号WRITE または消去信号ERASEが入ると、選択されたコアの選択されたブロックに対応するレジスタにフラグ"H" が動作終了まで保持される。コアビジー出力回路43は、コアレジスタブロック42の各レジスタの出力の論理和をとるオア(OR)ゲート431 を有する。あるコアについて、書き込みまたは消去のブロックが一つでも選択されると、コアビジー出力回路43ではORゲート431 がコアビジー出力（即ち、書き込みまたは消去イネーブル信号）ENBb＝"H" を出す。書き込みまたは消去の選択がなされていないコアにおいては、ENBb＝"L" であり、これは読み出しイネーブルであることを示す。」 イ　「【００７８】次に、上記構成のフラッシュメモリにおけるデータ書き込み動作とデータ読み出し動作の同時実行の詳細、具体的にはあるコアについてデータ書き込み中に他のコアでのデータ読み出しを行う場合の動作を説明する。 【００７９】チップに対して書き込みコマンドが入力されると、インターフエース回路14から書き込みフラグWRITE が出力される。この内部信号を受けて、アドレスバッファ10では、書き込みを行うメモリセルのアドレス信号が書き込み終了までラッチされ、同時にライト／イレーズ用アドレスバス線6bにラッチしたアドレスデータが出力される。同時に書き込み対象となったセルを含むブロックの情報がコアブロックレジスタ42の対応するレジスタにビジー情報"H" として書き込まれる。 【００８０】こうして選択されたコア（例えばコアA ）では、コアビジー出力回路43がコアビジー出力"H" （イネーブル信号ENBb＝"H" ）を出力する。これにより、コアAのコア選択信号SELbが"H" となり、コアA への読み出し要求は禁止される。 【００８１】また、イネーブル信号ENBbとコア選択信号SELbとにより、ライト／イレーズ用アドレスバス線6b上の書き込み用アドレス信号が選択されたコアA のデコーダ2に入力され、同時に各デコーダ2 の電源にはライト／イレーズ用電源線8bの電源電位が供給され、コアA のデータ線4 にライト／イレーズ用データバス線7bが接続される。これにより、選択されたコアA の選択されたメモリセルでのデータ書き込みが実行される。 【００８２】書き込みモードでは、I/O パッドから入力され、データ入力バッファ907 を介してデータ比較回路905 にラッチされた書き込みデータに対応して、書き込み負荷回路が制御される。その間に、コアA 以外の例えばコアB のメモリセルに対してデータ読み出し要求が入ると、コアB では、コアピジー出力即ちイネーブル信号ENBbが"L" 、コア選択信号SELbが"L" であるので、データ読み出しが実行される。」 ウ　よって，上記ア及びイから，引用文献３には，下記の事項が記載されていると認められる。 「フラッシュメモリにおいて，一方のコアへデータの書込み中に他方のコアからデータを読み出す場合，コアブロックレジスタ４２の一方のコアに対応するレジスタにフラグＨが保持されてコアビジー出力が“Ｈ”となり，該一方のコアへの読み出し要求は禁止されるが，他方のコアのコアビジー出力は“Ｌ”のため該他方のコアからの読み出しが実行されること。」 （４）引用文献４について 平成２８年５月１２日付けの拒絶理由通知において引用された，原出願の最先の優先権主張の日前に日本国内において頒布された刊行物である引用文献４（特開２００２－１８３７００号公報）には，下記の事項が記載されている。 ア　「【００３１】ＣＰＵ１７は、ライトプロテクトがオンになっていないと判断したときは、ライト・ページ・バッファ命令を発行するとともに、例えばハードディスク１１から５１２バイトの画像データを読み出して、これらのライト・ページ・バッファ命令と画像データをシリアルＩ／Ｆ１５を介してメモリカード２に送信する（ステップＳ４）。 【００３２】ＣＰＵ１７は、さらに、セットコマンド命令を発行して、メモリカード２に上記画像データを書き込むアドレスを指定して書込み命令を発行する（ステップＳ５）。ＣＰＵ１７は、これらのコマンド命令をシリアルＩ／Ｆ１５を介してメモリカード２に送信する。 【００３３】メモリカード２において、コマンド・ジェネレータ３５は、Ｓ／Ｐ＆Ｐ／Ｓシーケンサ３１を介してホストコンピュータ１からのセットコマンド命令を受信すると、動作中であることを示すビジー（busy）状態をレジスタにセットして、このレジスタ内容を示すビジー信号をＳ／Ｐ＆Ｐ／Ｓシーケンサ３１を介してホストコンピュータ１に送信する（ステップＳ１２）。なお、このビジー信号は、レジスタにレディ（ready）状態がセットされるまで、ホストコンピュータ１に送信され続ける。」 イ　よって，上記アから，引用文献４には，下記の事項が記載されていると認められる。 「ホストコンピュータ１から書込み命令等のコマンド，データ，アドレス，シリアルクロックが入力されるメモリカード２において，ホストコンピュータ１から命令を受信するとビジー状態をレジスタにセットすること。」 （５）周知技術について 上記（２）ないし（４）に記載された引用文献２ないし４の記載から，半導体メモリの分野では，下記の事項は周知技術であると認められる。 「複数のメモリブロック（バンク，アレイ，メモリ）に対する書き込み等のアクセス時にアクセス対象のメモリブロックがビジーである情報をレジスタに格納すること。」 ５　対比 （１）本願発明と引用発明との対応関係について ア　メモリの独立制御可能な単位について 引用発明では，主メモリ装置４内の各「バンク」が独立動作可能なものとなっている。また，本願明細書には，メモリの独立的に制御可能な単位であり，また，ビジー等のステータス管理が行われるメモリの単位として，段落【００１４】～【００２４】及び図１～図２に「メモリバンク」が記載されている。 よって，本願発明と引用発明は，「複数の独立的に制御可能なメモリブロック」である点で共通している。 イ　メモリのステータス管理について 引用発明の「バンクビジー制御回路８」は，「夫々がバンク１～４を制御するバンク制御回路８１～８４により構成」され，「メモリアクセス選択制御回路７からメモリアクセス選択指示信号７２が送出されると，選択されたメモリアクセスのバンク番号に対応するバンクビジー設定信号７１が同時にバンクビジー制御回路８に送られ，バンク制御回路内のバンクビジーカウンタにバンクビジー時間相当のカウント値が設定されてそのバンクがビジー状態」となるものであるから，引用発明の「バンクビジー制御回路８」は，複数のバンクのそれぞれについて，当該バンクがビジーであるという情報が格納されることになり，メモリバンクのなかの１つがビジーであるか否かの情報を格納したものといえる。 してみると，本願発明の「レジスタ」と引用発明の「バンクビジー制御回路８」とは，「複数のステータスインジケータを格納するための格納手段であって，前記ステータスインジケータのそれぞれは前記複数の独立的に制御可能なメモリブロックのなかの１つがビジーであるか否かを示す，格納手段」である点で共通している。 ウ　入出力のインターフェイス構成とメモリの同時動作について 引用発明の「メモリ制御装置３」は，複数の演算処理装置等からのメモリアクセスを受取って主メモリ装置４との間でメモリアクセスを行うための，メモリアクセス受付回路５１～５４，メモリアクセス選択制御回路７，主メモリアクセス回路６を備えており，「メモリアクセス処理中のバンクとは別のバンクへのアクセスであれば同時処理を可能とする」ものである。 そして，引用発明において，主メモリ装置４との間のメモリアクセスとしては，主メモリ装置から読み取ったデータを演算処理装置等へ読み出す態様や，演算処理装置等から入力した書き込みデータを主メモリ装置へ書き込む態様が当然に含まれ得るものであるところ，「メモリアクセス処理中のバンクとは別のバンクへのアクセスであれば同時処理を可能」であることから，例えば，主メモリ装置４のバンク１から読み取ったデータが，メモリアクセス選択制御回路７の制御により，主メモリアクセス回路６とメモリアクセス受付回路５１を介して演算処理装置１１へ読み出す処理と，演算処理装置１２から入力された書き込みデータが，メモリアクセス選択制御回路７の制御により，メモリアクセス受付回路５２と主メモリアクセス回路６を介して主メモリ装置４のバンク２へ書き込む処理とが同時に行われる態様も含まれ得ることになる。 そうすると，本願発明の「データリンクインターフェイス」と引用発明の「メモリアクセス受付回路５１～５４」及び「主メモリアクセス回路６」とは，「複数のデータリンクインターフェイスであって，前記複数のデータリンクインターフェイスのうちのいずれか１つと，前記複数の独立的に制御可能なメモリブロックのうちのいずれか１つとの間で読み取りデータまたは書き込みデータを独立的に転送するように動作する複数のデータリンクインターフェイス」である点で共通し，本願発明の「制御モジュール」と引用発明の「メモリアクセス選択制御回路７」は，「前記複数のデータリンクインターフェイスの少なくとも２つへ，およびそこから，前記複数の独立的に制御可能なメモリブロックが独立的に動作している間，実質的に同時にデータ転送する制御をするように構成された制御モジュール」である点で共通しいると認められる。 エ　引用発明のメモリ制御装置３と主メモリ装置４とから構成される「装置」は，主メモリ装置が半導体メモリで構成されていると認められるので，「半導体メモリ装置」と呼び得るものである。 （２）本願発明と引用発明の一致点および相違点について 上記の対応関係から，本願発明と引用発明は，下記のアの点で一致し，下記イ及びウの点で相違する。 ア　一致点 「複数の独立的に制御可能なメモリブロックと， 複数のステータスインジケータを格納するための格納手段であって，前記ステータスインジケータのそれぞれは前記複数の独立的に制御可能なメモリブロックのなかの１つがビジーであるか否かを示す，格納手段と， 複数のデータリンクインターフェイスであって，前記複数のデータリンクインターフェイスのうちのいずれか１つと，前記複数の独立的に制御可能なメモリブロックのうちのいずれか１つとの間で読み取りデータまたは書き込みデータを独立的に転送するように動作する複数のデータリンクインターフェイスと， 前記複数のデータリンクインターフェイスの少なくとも２つへ，およびそこから，前記複数の独立的に制御可能なメモリブロックが独立的に動作している間，実質的に同時にデータ転送する制御をするように構成された制御モジュールと を含む半導体メモリ装置。」 イ　相違点１ 本願発明は，複数の独立的に制御可能な「メモリブロック」を「ＮＡＮＤフラッシュメモリブロック」で構成しているのに対し，引用発明の複数の独立的に制御可能な「メモリブロック」は「ＮＡＮＤフラッシュメモリブロック」で構成されていない点。 ウ　相違点２ 本願発明は，「格納手段」を「レジスタ」で構成しているのに対し，引用発明は，「レジスタ」で格納していない点。 ６　当審の判断 （１）相違点１について 引用文献１には，上記４（１）アに摘記した「本発明のメモリ制御装置は，複数のバンクを有するメモリと，前記バンクの１つが使用状態であることを示すビジー信号の入力に応答して該バンクへのアクセスを抑止するアクセス抑止手段と，前記ビジー信号と同等の信号である擬似ビジー信号を所定時間毎に送出する擬似ビジー信号送出手段とを含むことを特徴とする。」ことが記載され，また，引用発明は，「メモリアクセス処理中のバンクとは別のバンクへのアクセスであれば同時処理を可能とする」ものである。 そうすると，引用発明の「主メモリ」としては，「複数のバンクを有するメモリ」であり，かつ，「メモリアクセス処理中のバンクとは別のバンクへのアクセスであれば同時処理を可能とする」メモリが態様として含まれるものであるが，そのようなメモリとしてフラッシュメモリが用いられることは，引用文献３に記載されているように周知技術である。そして，フラッシュメモリとしてＮＡＮＤ構成を用いるか他の構成を用いるかは，一般にメモリに記憶されるデータの種別や用途に応じて適宜決定される事項である。 よって，引用発明の主メモリとして，「ＮＡＮＤフラッシュメモリブロック」を用いることは，当業者がメモリに記憶させるデータに応じて適宜決定する事項であり，格別なことではない。 （２）相違点２について 複数のメモリブロック（バンク，アレイ，メモリ）に対する書き込み等のアクセス時にアクセス対象のメモリブロックがビジーである情報をレジスタに格納することは，上記４（５）に記載したように周知技術である。 そして，上記５（１）イに記載したように，引用発明の「バンクビジー制御回路８」は，複数のバンクのそれぞれについて，当該バンクがビジーであるという情報が格納するものであるところ，そのような情報の格納手段としてレジスタを用いることは周知技術であるから，引用発明において，ビジーであるという情報を格納する構成としてレジスタを用いることで，相違点２に係る構成とすることは，当業者が普通に行うことである。 （３）本願発明の作用効果について 本願発明の作用効果も，引用発明，引用文献１ないし引用文献４に記載された事項及び周知技術から当業者が予測できる範囲のものである。 （４）審判請求人の主張について 審判請求人は，平成２８年１１月１６日付け意見書において， 「引用文献１に記載されているのは「半導体メモリ装置」ではなく、半導体メモリ装置を制御する「メモリ制御装置」です。「半導体メモリ装置」に関しては、第２頁左下欄第１１行～第１２行に「主メモリ装置４の内部は独立動作可能な複数のバンクに分けられている。」との記載があるのみで、その他の構成は不明です。これに対し、本発明は「メモリ制御装置」ではなく、「半導体メモリ装置」自体に関する発明ですから、引用文献１は、本発明の進歩性を判断する上での先行技術文献として不適格であると思料いたします。 しかも、引用文献１に記載された主メモリ装置４は、「複数の独立的に制御可能なＮＡＮＤフラッシュメモリブロック」を備えておりません。引用文献１に記載された主メモリ装置４はＲＡＭであることが常識であり、ＮＡＮＤフラッシュメモリではありません。さらに、上述の通り、引用文献１に記載された主メモリ装置４は、「独立動作可能な複数のバンクに分けられている」だけですから、請求項１に規定する「複数のデータリンクインターフェイス」や「制御モジュール」を備えておりません。」 と主張している。 しかしながら，引用文献１には，上記２（１）アに摘記されているように「本発明のメモリ制御装置は，複数のバンクを有するメモリと，・・・中略・・・とを含むことを特徴とする。」と記載されていることから，引用文献１には，「複数のバンクを有するメモリ」を含まないメモリ制御装置ではなく，「複数のバンクを有するメモリ」を含むメモリ制御装置が記載されており，また，「複数のバンクを有するメモリ」として半導体メモリを用いることが一般であることを踏まえれば，引用文献１に記載された「複数のバンクを有するメモリ」を含む「メモリ制御装置」は，「半導体メモリ装置」と呼び得るものである。また，上記６（１）に記載したように，引用発明の「主メモリ」としては，「複数のバンクを有するメモリ」であり，かつ，「メモリアクセス処理中のバンクとは別のバンクへのアクセスであれば同時処理を可能とする」メモリが態様として含まれるものであり、このような態様のメモリとしてＮＡＮＤフラッシュメモリを採用することが容易であることは、前記（１）で述べたとおりであるから、上記審判請求人の主張は，採用することができない。 ７　むすび 以上のとおり，本願発明は，引用発明，引用文献１ないし引用文献４に記載された事項及び周知技術に基いて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。 したがって，本願は，他の請求項について検討するまでもなく，拒絶されるべきものである。 よって，結論のとおり審決する。