2025-007320

特願２０２３－１３２０９２「半導体デバイス」拒絶査定不服審判事件〔令和 ５年１０月２４日出願公開、特開２０２３－１５６４３５〕について、次のとおり審決する。

結 論 本件審判の請求は、成り立たない。

理 由 第１ 手続の経緯 本願は、２０１９年（令和１年）９月１１日（パリ条約による優先権主張 外国庁受理 ２０１９年４月１５日（以下、「本願優先日」という。） 中国（ＣＮ））を国際出願日とする特願２０２１－５４５７３０号の一部を、令和５年８月１４日に新たな特許出願としたものであって、その手続の経緯は以下のとおりである。 令和５年 ８月１８日 ：上申書の提出 令和６年 ６月１１日 ：手続補正書の提出 令和６年 ９月１９日付け：拒絶理由通知 令和６年１２月２６日 ：意見書の提出 令和７年 １月２９日付け：拒絶査定 令和７年 ５月１３日 ：審判請求書、手続補正書の提出 第２ 令和７年５月１３日にされた手続補正についての補正の却下の決定 ［補正の却下の決定の結論］ 令和７年５月１３日にされた手続補正（以下「本件補正」という。）を却下する。 ［理由］ １ 本件補正の内容 本件補正は、特許請求の範囲を補正するものであり、本件補正後の特許請求の範囲の請求項１３の記載は、次のとおりである。 「 【請求項１３】 半導体デバイスであって、 プロセッサと、スタティック・ランダムアクセス・メモリ（ＳＲＡＭ）セルのアレイと、第１の誘電体によって分離された第１の接合接点を含む第１の接合層とを有する第１の半導体構造と、 ダイナミック・ランダムアクセス・メモリ（ＤＲＡＭ）セルのアレイと、第２の誘電体によって分離された第２の接合接点を含む第２の接合層とを有する第２の半導体構造と、を備え、 前記第１の接合接点は、前記第２の接合接点と接合し、前記第１の誘電体は、前記第２の誘電体と接合しており、 前記第１の半導体構造は、基板であって、前記プロセッサ及び前記ＳＲＡＭセルのアレイが前記基板上にあり、前記プロセッサが前記ＳＲＡＭセルのアレイの外側にある基板をさらに有する、 半導体デバイス。」 ２ 補正の適否 （１）新規事項の追加の有無について ア 本件補正後の請求項１３について 本件補正後の請求項１３は、発明を特定する事項として、「前記プロセッサが前記ＳＲＡＭセルのアレイの外側にある」こと（以下、「請求項１３特定事項」という。）を含む。 イ 当初明細書等の記載 本願の願書に最初に添付した明細書、特許請求の範囲又は図面（以下「当初明細書等」という。）には次の記載がある（下線は強調のために当審において付加した。以下同様である。）。 「【００３５】 ・・・（中略）・・・ＳＲＡＭ２０４は、プロセッサ２０２の外部に配置することができる。例えば、図２ＡはＳＲＡＭ２０４の例示的なレイアウトを示し、ＳＲＡＭセルのアレイがプロセッサ２０２の外部にある半導体構造２００内の複数の別個の領域に分散されている。すなわち、ＳＲＡＭ２０４によって形成されたキャッシュモジュールは、より小さなキャッシュ領域に分割され、半導体構造２００内のプロセッサ２０２の外部に分散することができる。一例では、キャッシュ領域の分散は、接合接点の設計、例えば接合接点なしでエリアを占有することに基づき得る。別の例では、キャッシュ領域の分布はランダムであってもよい。これにより、追加のチップエリアを占有することなく、より多くの内部キャッシュ（例えば、オンダイＳＲＡＭを使用する）をプロセッサ２０２の周囲に配置することができる。 ・・・（中略）・・・ 【００３８】 ・・・（中略）・・・ＳＲＡＭ２０４および周辺回路（例えば、行デコーダ２０８、列デコーダ２１０）の両方をプロセッサ２０２の外部に配置することができる。例えば、図３ＡはＳＲＡＭ２０４の例示的なレイアウトを示し、ＳＲＡＭセルのアレイがプロセッサ２０２の外部にある半導体構造３００内の複数の別個の領域に分散されている。半導体構造３００は、例えば、行デコーダ２０８、列デコーダ２１０、および任意の他の適切なデバイスを含む、ＤＲＡＭ２０６を制御および感知するためのすべての周辺回路を含むことができる。図３Ａは、周辺回路（例えば、行デコーダ２０８、列デコーダ２１０）およびＳＲＡＭ２０４がプロセッサ２０２の外側の同じ平面上の異なる領域に形成される周辺回路（例えば、行デコーダ２０８、列デコーダ２１０）の例示的なレイアウトを示す。・・・（中略）・・・ 【００４２】 いくつかの実施形態では、デバイス層４１０は、基板４０８上のプロセッサ４１２と、基板４０８上およびプロセッサ４１２の外側のＳＲＡＭセルのアレイ４１４とを含む。・・・（中略）・・・ 【００５７】 半導体デバイス４０１の第１の半導体構造４０５は、相互接続層４２９および接合層４５１の上方にデバイス層４３１をさらに含むことができる。いくつかの実施形態では、デバイス層４３１は、相互接続層４２９および接合層４５１の上方のプロセッサ４３５と、相互接続層４２９および接合層４５１の上方で、プロセッサ４３５の外側のＳＲＡＭセルのアレイ４３７とを含む。・・・（中略）・・・ 【００６２】 半導体デバイス５００の第１の半導体構造５０２は、基板５０８の上方にデバイス層５１０を含むことができる。いくつかの実施形態では、デバイス層５１０は、基板５０８上のプロセッサ５１２と、基板５０８上およびプロセッサ５１２の外側のＳＲＡＭセルのアレイ５１４とを含む。・・・（中略）・・・ 【００７４】 半導体デバイス５０１の第１の半導体構造５０５は、相互接続層５３７および接合層５３３の上方にデバイス層５３９をさらに含むことができる。いくつかの実施形態では、デバイス層５３９は、相互接続層５３７および接合層５３３の上方のプロセッサ５４３と、相互接続層５３７および接合層５３３の上方かつプロセッサ５４３の外側のＳＲＡＭセルのアレイ５４５とを含む。・・・（中略）・・・ 【０１１１】 いくつかの実施形態では、第１の半導体構造は、第２の接合層の上方の第１の接合層と、第１の接合層の上方のプロセッサと、第１の接合層の上方かつ１つまたは複数のプロセッサの外側にあるＳＲＡＭセルのアレイと、プロセッサおよびＳＲＡＭセルのアレイの上方にあり、プロセッサおよびＳＲＡＭセルのアレイと接触する半導体層とを含む。」 「 ［図：0001438049000001.jpg］ 」 「 ［図：0001438049000002.jpg］ 」 ウ 新規事項の追加の有無についての当審の判断 上記イによれば、当初明細書等には、ＳＲＡＭセルのアレイがプロセッサの外側にあることが記載されているといえ、他に、ＳＲＡＭセルのアレイとプロセッサとの位置関係に関する記載はない。 そうすると、当初明細書等には、プロセッサがＳＲＡＭセルのアレイの外側にあることは記載されていないから、上記アの請求項１３特定事項の「前記プロセッサが前記ＳＲＡＭセルのアレイの外側にある」ことは、当初明細書等に記載された事項ではなく、また、当初明細書等の記載から自明な事項であるともいえない。 したがって、請求項１３を含む特許請求の範囲についてした本件補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入するものであるから、当初明細書等に記載した事項の範囲内においてしたものではなく、特許法第１７条の２第３項に規定する要件を満たさないものである。 （２）小括 以上のとおり、本件補正は、特許法第１７条の２第３項の規定に違反するものであり、同法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。 よって、上記補正の却下の決定の結論のとおり決定する。 第３ 本願発明について 本件補正は、上記のとおり却下されたので、本願の請求項１～２０に係る発明は、令和６年６月１１日提出の手続補正書により補正された特許請求の範囲の請求項１～２０に記載された事項により特定されるものであり、その請求項１４に係る発明（以下「本願発明」という。）は、次のとおりのものである。 「 【請求項１４】 半導体デバイスであって、 プロセッサと、スタティック・ランダムアクセス・メモリ（ＳＲＡＭ）セルのアレイと、第１の誘電体によって分離された第１の接合接点を含む第１の接合層とを有する第１の半導体構造と、 ダイナミック・ランダムアクセス・メモリ（ＤＲＡＭ）セルのアレイと、第２の誘電体によって分離された第２の接合接点を含む第２の接合層とを有する第２の半導体構造と、を備え、 前記第１の接合接点は、前記第２の接合接点と接合し、前記第１の誘電体は、前記第２の誘電体と接合している、 半導体デバイス。」 第４ 原査定の拒絶の理由の概要 令和７年１月２９日付け拒絶査定（以下、「原査定」という。）の拒絶の理由の概要は、以下のとおりである。 理由１．（新規性）本願の請求項１～６，８，１１～１３に係る発明は、本願の出願前に日本国内又は外国において頒布された下記の引用文献１に記載された発明であるから、特許法第２９条第１項第３号に該当し、特許を受けることができないものである。 理由２．（進歩性）本願の請求項１～６，８，１１～１３に係る発明は、本願の出願前に日本国内又は外国において頒布された下記の引用文献１に記載された発明に基いて、本願の出願前にその発明の属する技術の分野における通常の知識を有する者（以下、「当業者」という。）が容易に発明をすることができたものであり、請求項７，９，１０，１４～２０に係る発明は、本願の出願前に日本国内又は外国において頒布された下記の引用文献１に記載された発明及び引用文献２，３に記載された周知技術に基いて、当業者が容易に発明をすることができたものであるから、本願の請求項１～２０に係る発明は特許法第２９条第２項の規定により特許を受けることができないものである。 記 １．特開２０１５－１１９０３８号公報 ２．中国特許出願公開第１０９４１１４７３号明細書（周知技術を示す文献） ３．中国特許出願公開第１０７６５８３１５号明細書（周知技術を示す文献） 第５ 当審の判断 １ 引用文献の記載、引用発明、周知技術 （１）引用文献１の記載、引用発明 ア 引用文献１の記載 原査定で引用された引用文献１（特開２０１５－１１９０３８号公報）には、以下の記載がある。 「【００２５】 （実施の形態１） ＜半導体装置＞ まず、本実施の形態１の半導体装置（半導体パッケージ）１の概要構成について、図１～図４を用いて説明する。図１は、実施の形態１の半導体装置の斜視図である。図２は、実施の形態１の半導体装置の下面図である。図３は、実施の形態１の半導体装置の透視平面図である。図３は、封止体を取り除いた状態で、配線基板上の半導体装置の内部構造を示す。図４は、実施の形態１の半導体装置の断面図である。図４は、図３のＡ－Ａ線に沿った断面図である。なお、図１～図４では、見やすさのため、端子数を少なくして示しているが、端子（ボンディングリード２ｆ、ランド２ｇ、半田ボール６、ならびに表面電極３ａｐおよび４ａｐなど）の数は、図１～図４に示す態様には限定されない。 【００２６】 本実施の形態１の半導体装置（半導体パッケージ）１は、配線基板（基材）２、配線基板２上に搭載された周辺回路チップ（半導体チップ）３およびロジックチップ（半導体チップ）４、ならびに、周辺回路チップ３およびロジックチップ４を封止する封止体（封止材、樹脂）５を備えている。 【００２７】 図４に示すように、配線基板（基材）２は、周辺回路チップ３が搭載された上面（面、主面、チップ搭載面）２ａ、上面２ａとは反対側の下面（面、主面、実装面）２ｂ、および上面２ａと下面２ｂとの間に配置された側面２ｃを備え、図２および図３に示すように、平面視において四角形の外形形状を有する。図２および図３に示す例では、配線基板２の平面サイズ（平面視における寸法、上面２ａおよび下面２ｂの寸法、外形サイズ）として、例えば一辺の長さが１４ｍｍ程度であり、配線基板２は、平面視において正方形状を有する。また、配線基板２の厚さ（高さ）、すなわち、図４に示す上面２ａから下面２ｂまでの距離は、例えば０．３ｍｍ～０．５ｍｍ程度である。 【００２８】 なお、本願明細書では、平面視においてとは、配線基板２の上面２ａもしくは下面２ｂ、周辺回路チップ３の表面３ａもしくは裏面３ｂ、またはロジックチップ４の表面４ａもしくは裏面４ｂに垂直な方向から視た場合を意味する。 【００２９】 配線基板２は、上面２ａ側に搭載された周辺回路チップ３およびロジックチップ４と、図示しない実装基板とを電気的に接続するためのインタポーザであって、上面２ａ側と下面２ｂ側を電気的に接続する複数の配線層（図４に示す例では４層）を有する。各配線層には、複数の配線２ｄ、ならびに、複数の配線２ｄ間および隣り合う配線層間を絶縁する絶縁層２ｅが形成されている。ここで、本実施の形態１の配線基板２は、３つの絶縁層２ｅを有しており、真ん中の絶縁層２ｅがコア層（コア材）であるが、コアとなる絶縁層２ｅを有していない、いわゆるコアレス基板を用いてもよい。また、配線２ｄには、絶縁層２ｅの上面または下面に形成される配線２ｄ１、および、絶縁層２ｅを厚さ方向に貫通するように形成されている層間導電路であるビア配線２ｄ２が含まれる。 【００３０】 また、配線基板２の上面２ａには、周辺回路チップ３と電気的に接続される端子である、複数のボンディングリード（端子、チップ搭載面側端子、電極）２ｆが形成されている。ボンディングリード２ｆは、周辺回路チップ３の表面３ａ上に形成された表面電極（端子、電極パッド、ボンディングパッド）３ａｐと、ワイヤ７を介して電気的に接続された端子である。一方、配線基板２の下面２ｂには、複数のランド２ｇが形成されている。ランド２ｇには、図示しない実装基板と電気的に接続するための端子、すなわち、半導体装置１の外部接続端子である複数の半田ボール６が接合されている。複数のボンディングリード２ｆと複数のランド２ｇは、複数の配線２ｄを介して、それぞれ電気的に接続されている。なお、ボンディングリード２ｆやランド２ｇに接続される配線２ｄは、ボンディングリード２ｆやランド２ｇと一体に形成されるので、図４では、ボンディングリード２ｆおよびランド２ｇを、配線２ｄの一部として示している。 ・・・（中略）・・・ 【００３３】 また、半導体装置１は、配線基板２上に搭載された複数の半導体チップとして、周辺回路チップ３およびロジックチップ４を備えている。図４に示す例では、配線基板２上に周辺回路チップ３が搭載されており、周辺回路チップ３上にロジックチップ４が搭載されている。ロジックチップ４は、周辺回路チップ３を介して配線基板２と電気的に接続されている。また、図９～図１２を用いて後述するように、周辺回路チップ３およびロジックチップ４には、例えばＭＩＳＦＥＴ（Ｍｅｔａｌ ｉｎｓｕｌａｔｏｒ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）などの複数の半導体素子が形成されている。 【００３４】 周辺回路チップ３は、表面（主面、上面）３ａ、表面３ａとは反対側の裏面（主面、下面）３ｂ、および、表面３ａと裏面３ｂとの間に位置する側面３ｃを有し、図３に示すように、平面視において四角形の外形形状を有する。また、周辺回路チップ３は、表面３ａに形成された表面電極（端子、電極パッド、ボンディングパッド）３ａｐを有する。なお、周辺回路チップ３の表面電極３ａｐのうち、配線基板２のボンディングリード２ｆと電気的に接続されるものを、表面電極（基材用電極パッド）３ａｐ１とし、ロジックチップ４の表面電極（端子、電極パッド、ボンディングパッド）４ａｐと電気的に接続されるものを、表面電極（チップ用電極パッド）３ａｐ２とする。 【００３５】 ロジックチップ４は、表面（主面、上面）４ａ、表面４ａとは反対側の裏面（主面、下面）４ｂ、および、表面４ａと裏面４ｂとの間に位置する側面４ｃを有し、図３に示すように、平面視において四角形の外形形状を有する。また、ロジックチップ４は、表面４ａに形成された表面電極（端子、電極パッド、ボンディングパッド）４ａｐを有する。 【００３６】 図５を用いて後述するように、周辺回路チップ（半導体チップ）３には、ＣＡＮ（Ｃｏｎｔｒｏｌｌｅｒ ａｒｅａ ｎｅｔｗｏｒｋ）モジュールＰＲ１などの周辺回路、ＳＲＡＭ（Ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）などのメモリＭＭ１、電源制御回路ＰＣ１、および、サーマルダイオード（温度センサ）ＴＳ１が形成されている。すなわち、周辺回路チップ３は、周辺回路が形成された半導体チップである。 【００３７】 また、ロジックチップ（半導体チップ）４には、ＣＰＵ（Ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）回路ＰＵ１、ローカルＲＡＭ制御部ＰＲ３などの周辺回路、および、ＳＲＡＭなどのメモリＭＭ３が形成されている。すなわち、ロジックチップ４は、論理回路、すなわちロジック回路としての中央演算処理装置であるＣＰＵが形成された半導体チップである。 【００３８】 周辺回路チップ３が備える各回路は、周辺回路チップ３の表面３ａ側に形成される。詳しくは、図９および図１１を用いて後述するように、周辺回路チップ３は、例えばシリコン（Ｓｉ）から成る半導体基板３０Ｓ（後述する図９参照）を備え、半導体基板３０Ｓの主面（素子形成面）３０ｐ（後述する図９参照）に、例えばＭＩＳＦＥＴなどの複数の半導体素子（後述する図９参照）が形成されている。半導体基板３０Ｓの主面上（表面３ａ側）には、複数の配線と、複数の配線間を絶縁する絶縁膜とが積層された配線層３ａｓが形成されている。図４には、配線層３ａｓが示されている。配線層３ａｓの複数の配線は複数の半導体素子とそれぞれ電気的に接続されて、回路を構成する。周辺回路チップ３の表面３ａ（図４参照）に形成された複数の表面電極３ａｐは、半導体基板３０Ｓと表面３ａの間に設けられている配線層３ａｓを介して半導体素子と電気的に接続され、回路の一部を構成する。 【００３９】 ロジックチップ４が備える各回路は、ロジックチップ４の表面４ａ側に形成される。詳しくは、図１０および図１２を用いて後述するように、ロジックチップ４は、例えばシリコン（Ｓｉ）から成る半導体基板４０Ｓ（後述する図１０参照）を備え、半導体基板４０Ｓの主面（素子形成面）４０ｐ（後述する図１０参照）に、例えばＭＩＳＦＥＴなどの複数の半導体素子（後述する図１０参照）が形成されている。半導体基板４０Ｓの主面上（表面４ａ側）には、複数の配線と、複数の配線間を絶縁する絶縁膜とが積層された配線層４ａｓが形成されている。図４には、配線層４ａｓが示されている。配線層４ａｓの複数の配線は複数の半導体素子とそれぞれ電気的に接続されて、回路を構成する。ロジックチップ４の表面４ａ（図４参照）に形成された複数の表面電極４ａｐは、半導体基板４０Ｓと表面４ａの間に設けられている配線層４ａｓを介して半導体素子と電気的に接続され、回路の一部を構成する。 【００４０】 周辺回路チップ３は、周辺回路チップ３の裏面３ｂが配線基板２の上面２ａと対向するように、配線基板２上に搭載されている。周辺回路チップ３は、配線基板２の上面２ａのうち周辺回路チップ３を搭載する予定領域であるチップ搭載領域（チップ搭載部）２ｐ１上に、搭載されている。周辺回路チップ３と、配線基板２とは、ワイヤ（導電性部材）７により接続されている。詳しくは、周辺回路チップ３の表面電極（基材用電極パッド）３ａｐ１と、配線基板２のボンディングリード２ｆとが、ワイヤ７を介して電気的に接続されている。そのため、周辺回路チップ３の裏面３ｂと、配線基板２の上面２ａとが、ダイボンド材（接着材）８を介して接合されている。 【００４１】 ロジックチップ４は、ロジックチップ４の表面４ａが周辺回路チップ３の表面３ａと対向するように、周辺回路チップ３上に搭載されている。ロジックチップ４は、周辺回路チップ３の表面３ａのうちロジックチップ４を搭載する予定領域であるチップ搭載領域（チップ搭載部）３ｐ１上に、搭載されている。ロジックチップ４と、周辺回路チップ３とは、フリップチップ接続されている。詳しくは、周辺回路チップ３の表面電極（端子、電極パッド、ボンディングパッド）３ａｐ２と、ロジックチップ４の表面電極（端子、電極パッド、ボンディングパッド）４ａｐとが、例えば以下に示すように、フリップチップ接続により接続されている。 【００４２】 ロジックチップ４の表面電極４ａｐと、周辺回路チップ３の表面電極３ａｐ２との接合部では、例えば、柱状（例えば円柱形）に形成した銅（Ｃｕ）を主成分とする金属部材である突起電極（導電性部材、柱状電極、バンプ）９を介して、ロジックチップ４の表面電極４ａｐと、周辺回路チップ３の表面電極３ａｐ２とが、電気的に接続される。例えば、ロジックチップ４の表面電極４ａｐに形成された突起電極９の先端に、ニッケル（Ｎｉ）膜、半田（例えばＳｎＡｇ）膜を積層しておき、この先端の半田膜を周辺回路チップ３の表面電極３ａｐ２に接合させることで、ロジックチップ４の表面電極４ａｐと周辺回路チップ３の表面電極３ａｐ２を、電気的に接続することができる。ただし、突起電極９の先端に形成される接合材を構成する材料は、電気的特性上の要求、あるいは接合強度上の要求を満たす範囲内で種々の変形例を適用することができる。 ・・・（中略）・・・ 【００５０】 ＜半導体装置の回路構成＞ 次に、半導体装置１の回路構成例について、図５および図６を用いて説明する。図５は、実施の形態１の半導体装置の回路構成例を示すブロック図である。図６は、実施の形態１の半導体装置における回路配置を模式的に示す斜視図である。なお、図６では、メモリＭＭ２を制御するメモリコントローラ（図５では図示を省略）を、符号ＭＭ２を付して図示している。 【００５１】 前述したように、本実施の形態１では、配線基板２上に搭載される１つの半導体チップが、ＣＰＵが形成されたロジックチップ４と、周辺回路が形成された周辺回路チップ３とに、分割されている。 【００５２】 図５に示すように、周辺回路チップ３は、ＣＡＮ（Ｃｏｎｔｒｏｌｌｅｒ ａｒｅａ ｎｅｔｗｏｒｋ）モジュール（周辺回路）ＰＲ１、および、外部インタフェース回路（周辺回路、インタフェース）ＰＲ２を有する。また、周辺回路チップ３は、ＳＲＡＭ（Ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）またはグローバルＲＡＭ（Ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）などから成るメモリ（ＲＡＭ）ＭＭ１、および、フラッシュメモリまたはＤＲＡＭ（Ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）などから成るメモリＭＭ２を有する。さらに、周辺回路チップ３は、電源制御回路ＰＣ１、および、サーマルダイオード（温度センサ）ＴＳ１を有する。なお、電源制御回路ＰＣ１とサーマルダイオードＴＳ１とは、半導体装置を駆動する電源（駆動電源、電流、電圧）の供給を制御する電源制御部ＣＵ１を構成する。 【００５３】 図５に示すように、ロジックチップ４は、ＣＰＵ（Ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）回路（ＣＰＵ）ＰＵ１、およびローカルＲＡＭ制御部（周辺回路）ＰＲ３を有する。また、ロジックチップ４は、ＳＲＡＭまたはローカルＲＡＭなどから成るメモリ（ＲＡＭ）ＭＭ３を有する。さらに、ロジックチップ４は、制御回路ＣＣ１、ＣＣ２およびＣＣ３を有する。 ・・・（中略）・・・ 【０１０７】 層間絶縁膜３９上には、例えばアルミニウム（Ａｌ）から成る表面電極（端子、電極パッド、ボンディングパッド）３ａｐが形成されている。表面電極３ａｐは、金属プラグｐ３６と電気的に接続されている。図９に示すように、表面電極３ａｐの表面を含めて層間絶縁膜３９上には、ファイナルパッシベーション膜として、例えば酸化シリコン膜、窒化シリコン膜などの単層膜、あるいはこれらの２層膜から成る表面保護膜３ｈが形成されていてもよい。このとき、この表面保護膜３ｈに形成されたパッド開口３ｉの底部に、表面電極３ａｐが露出している。 【０１０８】 なお、本願明細書では、図９に示すように、周辺回路チップ（半導体チップ）３の表面３ａとは、多層配線構造を有する配線層３ａｓの上面、すなわち、層間絶縁膜３９の上面を意味する。このとき、表面電極３ａｐは、周辺回路チップ３の表面３ａに形成されている。 ・・・（中略）・・・ 【０１２２】 層間絶縁膜４９上には、例えばアルミニウム（Ａｌ）から成る表面電極（端子、電極パッド、ボンディングパッド）４ａｐが形成されている。表面電極４ａｐは、金属プラグｐ４６と電気的に接続されている。図１０に示すように、表面電極４ａｐの表面を含めて層間絶縁膜４９上には、ファイナルパッシベーション膜として、例えば酸化シリコン膜、窒化シリコン膜などの単層膜、あるいはこれらの２層膜から成る表面保護膜４ｈが形成されていてもよい。このとき、この表面保護膜４ｈに形成されたパッド開口４ｉの底部に、表面電極４ａｐが露出している。 【０１２３】 なお、本願明細書では、図１０に示すように、ロジックチップ（半導体チップ）４の表面４ａとは、多層配線構造を有する配線層４ａｓの上面、すなわち、層間絶縁膜４９の上面を意味する。このとき、表面電極４ａｐは、ロジックチップ４の表面４ａに形成されている。」 イ 引用発明 （ア）上記アの段落００２６には、「本実施の形態１の半導体装置」「１は、配線基板」「２、配線基板２上に搭載された周辺回路チップ」「３およびロジックチップ」「４、ならびに、周辺回路チップ３およびロジックチップ４を封止する封止体」「５を備えている。」と記載され、段落００３３には、「配線基板２上に周辺回路チップ３が搭載されており、周辺回路チップ３上にロジックチップ４が搭載されている。ロジックチップ４は、周辺回路チップ３を介して配線基板２と電気的に接続されている。」と記載されている。 したがって、本実施の形態１の半導体装置１は、配線基板２、配線基板２上に搭載された周辺回路チップ３、及び、周辺回路チップ３上に搭載されたロジックチップ４、並びに、周辺回路チップ３及びロジックチップ４を封止する封止体５を備え、ロジックチップ４は、周辺回路チップ３を介して配線基板２と電気的に接続されているものであるといえる。 （イ）上記アの段落００２７には、「配線基板」「２は、周辺回路チップ３が搭載された上面」「２ａ」「を備え」と記載され、段落００３０には、「上面２ａには、周辺回路チップ３と電気的に接続される端子である、複数のボンディングリード」「２ｆが形成され」と記載されている。 （ウ）ａ 上記アの段落００３６には、「周辺回路チップ３は、周辺回路が形成された半導体チップである。」と記載され、段落００５２には、「周辺回路チップ３は」「ＤＲＡＭ」「から成るメモリＭＭ２を有する。」と記載されている。 したがって、周辺回路チップ３は、周辺回路、及び、ＤＲＡＭから成るメモリＭＭ２を有する半導体チップであるといえる。 ｂ また、上記アの段落００３４には、「周辺回路チップ３は、表面」「３ａ、表面３ａとは反対側の裏面」「３ｂ」「を有し」「周辺回路チップ３は、表面３ａに形成された表面電極」「３ａｐを有する。」「周辺回路チップ３の表面電極３ａｐのうち、配線基板２のボンディングリード２ｆと電気的に接続されるものを、表面電極」「３ａｐ１とし、ロジックチップ４の表面電極」「４ａｐと電気的に接続されるものを、表面電極」「３ａｐ２とする。」と記載されている。 ｃ 上記アの段落０１０７には、「表面電極３ａｐの表面を含めて層間絶縁膜３９上には、ファイナルパッシベーション膜として」「表面保護膜３ｈが形成されていてもよい。このとき、この表面保護膜３ｈに形成されたパッド開口３ｉの底部に、表面電極３ａｐが露出している。」と記載されている。また、上記アの段落０１０８には、「周辺回路チップ」「３の表面３ａとは」「層間絶縁膜３９の上面を意味する。」と記載されているから、「層間絶縁膜３９の上面」は「表面３ａ」であるといえる。 したがって、表面電極３ａｐの表面を含めて表面３ａ上には、ファイナルパッシベーション膜として表面保護膜３ｈが形成され、表面保護膜３ｈに形成されたパッド開口３ｉの底部に、表面電極３ａｐが露出しているといえる。 ｄ 上記ａ～ｃによれば、周辺回路チップ３は、周辺回路、及び、ＤＲＡＭから成るメモリＭＭ２を有する半導体チップであって、表面３ａ、表面３ａとは反対側の裏面３ｂを有し、表面３ａには、表面電極３ａｐが形成され、周辺回路チップ３の表面電極３ａｐのうち、配線基板２のボンディングリード２ｆと電気的に接続されるものを、表面電極３ａｐ１とし、ロジックチップ４の表面電極４ａｐと電気的に接続されるものを、表面電極３ａｐ２とし、表面電極３ａｐの表面を含めて表面３ａ上には、ファイナルパッシベーション膜として表面保護膜３ｈが形成され、表面保護膜３ｈに形成されたパッド開口３ｉの底部に、表面電極３ａｐが露出しているといえる。 （エ）ａ 上記アの段落００３７には、「ロジックチップ」「４には、ＣＰＵ」「回路ＰＵ１」「および、ＳＲＡＭなどのメモリＭＭ３が形成されている。すなわち、ロジックチップ４は」「ＣＰＵが形成された半導体チップである。」と記載されている。 したがって、ロジックチップ４は、ＣＰＵ回路ＰＵ１、及び、ＳＲＡＭから成るメモリＭＭ３を有する半導体チップであるといえる。 ｂ また、上記アの段落００３５には、「ロジックチップ４は、表面」「４ａ、表面４ａとは反対側の裏面」「４ｂ」「を有し、」「表面４ａに形成された表面電極」「４ａｐを有する。」と記載されている。 したがって、ロジックチップ４は、表面４ａ、及び、表面４ａとは反対側の裏面４ｂを有し、表面４ａには表面電極４ａｐが形成されるといえる。 ｃ さらに、上記アの段落０１２２には、「表面電極４ａｐの表面を含めて層間絶縁膜４９上には、ファイナルパッシベーション膜として」「表面保護膜４ｈが形成されていてもよい。このとき、この表面保護膜４ｈに形成されたパッド開口４ｉの底部に、表面電極４ａｐが露出している。」と記載されている。また、上記アの段落０１２３には、「ロジックチップ」「４の表面４ａとは」「層間絶縁膜４９の上面を意味する。」と記載されているから、「層間絶縁膜４９の上面」は「表面４ａ」であるといえる。 したがって、表面電極４ａｐの表面を含めて表面４ａ上には、ファイナルパッシベーション膜として表面保護膜４ｈが形成され、表面保護膜４ｈに形成されたパッド開口４ｉの底部に、表面電極４ａｐが露出しているといえる。 ｄ 上記ａ～ｃによれば、ロジックチップ４は、ＣＰＵ回路ＰＵ１、及び、ＳＲＡＭから成るメモリＭＭ３を有する半導体チップであって、表面４ａ、及び、表面４ａとは反対側の裏面４ｂを有し、表面４ａには表面電極４ａｐが形成されると共に、表面電極４ａｐの表面を含めて表面４ａ上には、ファイナルパッシベーション膜として表面保護膜４ｈが形成され、表面保護膜４ｈに形成されたパッド開口４ｉの底部に、表面電極４ａｐが露出しているといえる。 （オ）上記アの段落００４０には、「周辺回路チップ３は、周辺回路チップ３の裏面３ｂが配線基板２の上面２ａと対向するように、配線基板２上に搭載され」、「周辺回路チップ３の表面電極」「３ａｐ１と、配線基板２のボンディングリード２ｆとが、ワイヤ７を介して電気的に接続され」と記載されている。 （カ）上記アの段落００４１には、「ロジックチップ４は、ロジックチップ４の表面４ａが周辺回路チップ３の表面３ａと対向するように、周辺回路チップ３上に搭載され」と記載され、段落００４２には、「ロジックチップ４の表面電極４ａｐと、周辺回路チップ３の表面電極３ａｐ２との接合部では、」「柱状」「に形成した銅」「を主成分とする金属部材である突起電極」「９を介して、ロジックチップ４の表面電極４ａｐと、周辺回路チップ３の表面電極３ａｐ２とが、電気的に接続される」と記載されている。 （キ）上記（ア）～（カ）によれば、引用文献１には、「実施の形態１」として、以下の発明（以下、「引用発明」という。）が記載されている。（括弧内は対応する項番を示す。） ＜引用発明＞ 「配線基板２、配線基板２上に搭載された周辺回路チップ３、及び、周辺回路チップ３上に搭載されたロジックチップ４、並びに、周辺回路チップ３及びロジックチップ４を封止する封止体５を備え、ロジックチップ４は、周辺回路チップ３を介して配線基板２と電気的に接続されている半導体装置１であって、（上記（ア）） 配線基板２は、周辺回路チップ３が搭載された上面２ａを備え、上面２ａには、周辺回路チップ３と電気的に接続される端子である、複数のボンディングリード２ｆが形成され、（上記（イ）） 周辺回路チップ３は、周辺回路、及び、ＤＲＡＭから成るメモリＭＭ２を有する半導体チップであって、表面３ａ、表面３ａとは反対側の裏面３ｂを有し、表面３ａには、表面電極３ａｐが形成され、周辺回路チップ３の表面電極３ａｐのうち、配線基板２のボンディングリード２ｆと電気的に接続されるものを、表面電極３ａｐ１とし、ロジックチップ４の表面電極４ａｐと電気的に接続されるものを、表面電極３ａｐ２とし、表面電極３ａｐの表面を含めて表面３ａ上には、ファイナルパッシベーション膜として表面保護膜３ｈが形成され、表面保護膜３ｈに形成されたパッド開口３ｉの底部に、表面電極３ａｐが露出し、（上記（ウ）） ロジックチップ４は、ＣＰＵ回路ＰＵ１、及び、ＳＲＡＭから成るメモリＭＭ３を有する半導体チップであって、表面４ａ、及び、表面４ａとは反対側の裏面４ｂを有し、表面４ａには表面電極４ａｐが形成されると共に、表面電極４ａｐの表面を含めて表面４ａ上には、ファイナルパッシベーション膜として表面保護膜４ｈが形成され、表面保護膜４ｈに形成されたパッド開口４ｉの底部に、表面電極４ａｐが露出し、（上記（エ）） 周辺回路チップ３は、周辺回路チップ３の裏面３ｂが配線基板２の上面２ａと対向するように、配線基板２上に搭載され、周辺回路チップ３の表面電極３ａｐ１と、配線基板２のボンディングリード２ｆとが、ワイヤ７を介して電気的に接続され、（上記（オ）） ロジックチップ４は、ロジックチップ４の表面４ａが周辺回路チップ３の表面３ａと対向するように、周辺回路チップ３上に搭載され、ロジックチップ４の表面電極４ａｐと、周辺回路チップ３の表面電極３ａｐ２との接合部では、柱状に形成した銅を主成分とする金属部材である突起電極９を介して、ロジックチップ４の表面電極４ａｐと、周辺回路チップ３の表面電極３ａｐ２とが、電気的に接続される、（上記（カ）） 半導体装置１。」 （２）引用文献２及び３の記載、周知技術 ア 引用文献２の記載 （ア）原査定で引用された引用文献２（中国特許出願公開第１０９４１１４７３号明細書）には、以下の記載がある。なお、引用文献２の記載は、当審の訳文で示す。 「［００６０］ 本出願の実施例が提供するＤＲＡＭメモリチップの製造方法は以下のステップを含む： ［００６１］ Ｓ２０１：第一チップ１０上に周辺回路１０１を形成する。 ［００６２］ 一例として、周辺回路１０１はＣＭＯＳ回路であってもよく、特定の用途では、周辺回路１０１はまた、行デコーダ、列デコーダ、制御回路、入力／出力バッファ、状態機械、およびスタティックランダムアクセスメモリのうちの少なくとも１つであってもよい。 ・・・（中略）・・・ ［００６４］ 該ステップを実行した後に対応する断面構造の概略図は図３（１）に示すとおりである。 ［００６５］ Ｓ２０２：第一チップ１０の表面に周辺回路１０１と電気的に接続される複数の第一金属貫通孔１０２を形成する。 ［００６６］ 該ステップは具体的には、プラズマエッチング等のドライエッチングの方法を利用して第一チップ１０の表面に複数の第一金属貫通孔１０２を形成し、ここで、第一金属貫通孔１０２は金属相互接続線層及びコンタクトホールを介して周辺回路１０１に電気的に接続される。 ［００６７］ 第一金属貫通孔１０２の導電機能を実現するために、一例として、第一金属貫通孔１０２の内部に金属材料を充填してもよく、別の例として、第一金属貫通孔１０２の側壁に一層の金属材料を電気めっきしてもよい。 ここで、第一金属貫通孔１０２内に充填された金属材料又は第一金属貫通孔１０２の側壁にメッキされた金属材料層はＷ、Ｃｕ、ＴｉＡｌ、Ａｌ又は他の適切な金属材料であってもよい。 ［００６８］ 該ステップを実行した後に対応する断面構造模式図はそれぞれ図３（２）に示すとおりである。 ［００６９］ Ｓ２０３：第二チップ１１にメモリアレイを形成する。 ・・・（中略）・・・ ［００７２］ 該ステップを実行した後に対応する断面構造の概略図は図３（３）に示すとおりである。 ［００７３］ Ｓ２０４：第二チップ１１の表面にメモリアレイに電気的に接続された複数の第二金属貫通孔１１２を形成する。 ［００７４］ 該ステップは具体的には、プラズマエッチング等のドライエッチングの方法を利用して第二チップ１１の表面に複数の第二金属貫通孔１１２を形成し、ここで、第二金属貫通孔１１２は金属相互接続線層及びコンタクトホールを介して第二チップ１１と電気的に接続することができる。 ［００７５］ 第二金属貫通孔１１２の導電機能を実現するために、一例として、第二金属貫通孔１１２の内部に金属材料を充填してもよく、別の例として、第二金属貫通孔１１２の側壁に一層の金属材料を電気めっきしてもよい。 ここで、第二金属貫通孔１１２内に充填された金属材料又は第二金属貫通孔１１２の側壁にメッキされた金属材料層はＷ、Ｃｕ、ＴｉＡｌ、Ａｌ又は他の適切な金属材料であってもよい。 ・・・（中略）・・・ ［００７８］ Ｓ２０５：第一チップ１０と第二チップ１１を金属貫通孔によって電気的に接続する。 ［００７９］ 該ステップは具体的には以下のとおりである：第一チップ１０の表面を反転させて第二チップ１１に積層し、第一チップ１０の表面に設置された第一金属貫通孔１０２及び第二チップ１１の表面に設置された第二金属貫通孔１１２を当接させて接合し、さらに周辺回路１０１、第一金属貫通孔１０２、第二金属貫通孔１１２及びメモリアレイを電気的に接続させ、第一チップ１０と第二チップ１１との電気的接続を実現する。 ［００８０］ なお、第１チップ１０と第２チップ１１との電気的接続を実現し、ワイヤボンディングを必要とせず、従って抵抗を低下させ、チップの電気的性能を効果的に向上させることができる。」 「図３（２） ［図：0001438049000003.jpg］ 」 「図３（４） ［図：0001438049000004.jpg］ 」 （イ）上記（ア）によれば、以下のことがいえる。 ａ 段落００６１には、「第一チップ１０上に周辺回路１０１を形成する。」と記載され、段落００６２には、「周辺回路１０１はＣＭＯＳ回路であってもよく」と記載され、段落００６５には、「第一チップ１０の表面に周辺回路１０１と電気的に接続される複数の第一金属貫通孔１０２を形成する。」と記載され、段落００６６には、「該ステップは」「ドライエッチングの方法を利用して第一チップ１０の表面に複数の第一金属貫通孔１０２を形成し」と記載され、段落００６７には、「第一金属貫通孔１０２の内部に金属材料を充填してもよく」と記載されている。 また、図３（２）から、第一チップ１０の表面にある層に第一金属貫通孔１０２を形成することが見て取れる。 したがって、引用文献２には、第一チップ１０上にＣＭＯＳ回路である周辺回路１０１を形成し、第一チップ１０の表面にある層に、ドライエッチングの方法を利用して周辺回路１０１と電気的に接続された複数の第一金属貫通孔１０２を形成し、第一金属貫通孔１０２の内部には、金属材料が充填されることが記載されているといえる。 ｂ 段落００６９には、「第二チップ１１にメモリアレイを形成する。」と記載され、段落００７３には、「第二チップ１１の表面にメモリアレイに電気的に接続された複数の第二金属貫通孔１１２を形成する。」と記載され、段落００７４には、「該ステップは」「ドライエッチングの方法を利用して第二チップ１１の表面に複数の第二金属貫通孔１１２を形成し」と記載され、段落００７５には、「第二金属貫通孔１１２の内部に金属材料を充填してもよく」と記載されている。 また、図３（４）から、第二チップ１１の表面にある層に第二金属貫通孔１１２を形成することが見て取れる。 したがって、引用文献２には、第二チップ１１にメモリアレイを形成し、第二チップ１１の表面にある層に、ドライエッチングの方法を利用してメモリアレイに電気的に接続された複数の第二金属貫通孔１１２を形成し、第二金属貫通孔１１２の内部には金属材料が充填されることが記載されているといえる。 ｃ 段落００７９には、「第一チップ１０の表面に設置された第一金属貫通孔１０２及び第二チップ１１の表面に設置された第二金属貫通孔１１２を当接させて接合し、さらに周辺回路１０１、第一金属貫通孔１０２、第二金属貫通孔１１２及びメモリアレイを電気的に接続させ、第一チップ１０と第二チップ１１との電気的接続を実現する。」と記載され、段落００８０には、「第１チップ１０と第２チップ１１との電気的接続を実現し、ワイヤボンディングを必要とせず、従って抵抗を低下させ、チップの電気的性能を効果的に向上させることができる。」と記載されている。 したがって、引用文献２には、第一チップ１０の表面に設置された第一金属貫通孔１０２及び第二チップ１１の表面に設置された第二金属貫通孔１１２を当接させて接合して、周辺回路１０１、第一金属貫通孔１０２、第二金属貫通孔１１２及びメモリアレイを電気的に接続させ、第一チップ１０と第二チップ１１との電気的接続を実現することによって、ワイヤボンディングを必要とせず、従って抵抗を低下させ、チップの電気的性能を効果的に向上させることが記載されているといえる。 ｄ 上記ａ～ｃによれば、引用文献２には、以下の事項（以下、「引用文献２記載事項」という。）が記載されている。 ＜引用文献２記載事項＞ 「第一チップ１０にＣＭＯＳ回路を含む周辺回路１０１を形成し、第一チップ１０の表面にある層に、ドライエッチングの方法を利用して周辺回路１０１と電気的に接続された複数の第一金属貫通孔１０２を形成し、第一金属貫通孔１０２の内部には、金属材料が充填され、 第二チップ１１にメモリアレイを形成し、第二チップ１１の表面にある層に、ドライエッチングの方法を利用してメモリアレイに電気的に接続された複数の第二金属貫通孔１１２を形成し、第二金属貫通孔１１２の内部には金属材料が充填され、 第一チップ１０の表面に設置された第一金属貫通孔１０２及び第二チップ１１の表面に設置された第二金属貫通孔１１２を当接させて接合して、周辺回路１０１、第一金属貫通孔１０２、第二金属貫通孔１１２及びメモリアレイを電気的に接続させ、第一チップ１０と第二チップ１１との電気的接続を実現することによって、 ワイヤボンディングを必要とせず、従って抵抗を低下させ、チップの電気的性能を効果的に向上させること。」 イ 引用文献３の記載 （ア）原査定で引用された引用文献３（中国特許出願公開第１０７６５８３１５号明細書）には、以下の記載がある。なお、引用文献３の記載は、当審の訳文で示す。 「［００７８］ 例示的な方法６００は、図６に示すように、第１のシリコン基板上に周辺デバイスを形成する動作６０２で開始する。図３Ａに示すように、第１のシリコン基板３０２は、いくつかの実施形態では複数のトランジスタデバイス３０４を含む周辺デバイスを形成するために最初に提供される。複数のトランジスタ素子３０４は、第１のシリコン基板３０２上に形成されている。いくつかの実施形態では、トランジスタデバイス３０４を形成することは、限定はしないが、フォトリソグラフィ、ドライ／ウェットエッチング、薄膜堆積、熱成長、注入、化学機械平坦化（ＣＭＰ）、および／またはそれらの組合せを含む複数のステップを含む。いくつかの実施形態では、ドープ領域３０８も第１のシリコン基板３０２上に形成される。いくつかの実施形態では、分離領域３６も第１のシリコン基板３０２上に形成される。 ［００７９］ 例示的な方法６００は、図６に示すように、周辺デバイス上に１つまたは複数の絶縁層および導体層を形成する動作６０４に続く。１つまたは複数の絶縁層および導体層は、周辺デバイスの電気信号を伝送することができる周辺相互接続層の一部である。図３Ｂに示すように、第１シリコン基板３０２上に第１絶縁層３１０が形成され、周辺デバイスを電気的に接続するコンタクト層３０８が形成される。図３Ｃに示すように、第１絶縁層３１０上に第２絶縁層３１６を形成する。・・・（中略）・・・ ［００８０］ 例示的な方法６００は、図６に示すように、周辺相互接続層の上部絶縁層および上部導体層を形成する動作６０６に続く。図３Ｄに示すように、第２絶縁層３１６上に第３絶縁層３１８を形成し、第３絶縁層３１８内に導体層３２０を形成する。これにより、周辺配線層３２２が形成される。・・・（中略）・・・ ［００８１］ 図４Ａ～図４Ｄは、本発明の一実施形態によるＮＡＮＤメモリのアレイデバイスおよびアレイ相互接続層の製造ステップの概略図である。図７は、アレイデバイスおよびアレイ相互接続層を形成する例示的な方法７００のフローチャートである。 ［００８２］ 例示的な方法７００は、図７に示すように、第２のシリコン基板上にドープ領域および分離領域を形成する動作７０２で開始する。図４Ａに示すように、第２のシリコン基板４０２は、アレイデバイスを形成するために使用される。・・・（中略）・・・ ［００８３］ 例示的な方法７００は、図７に示すように、第２のシリコン基板上に絶縁層の複数の対を形成する動作７０４に続く。図４Ｂに示すように、第２のシリコン基板４０２上に複数の絶縁層対４１０、４１２を形成する。いくつかの実施形態では、複数の絶縁層対が階層層スタック４０８を形成する。いくつかの実施形態では、絶縁層対は、窒化シリコン層４１０および酸化シリコン層４１２を含む。いくつかの実施形態では、階層スタック４０８は、異なる材料から作製され、異なる厚さを有する絶縁層のより多くの対を有する。・・・（中略）・・・ ［００８４］ 例示的な方法７００は、図７に示すように、第２のシリコン基板上に複数のアレイデバイスのＮＡＮＤストリングを形成する動作７０６に続く。図４Ｃに示すように、第２のシリコン基板４０２上に複数のＮＡＮＤストリング４１８を形成する。いくつかの実施形態では、複数の導体／絶縁体対が階層スタック４０８内に形成されるように、階層スタック４１４の絶縁体対内の絶縁体４１０を導体層４１６で置き換えることができる。・・・（中略）・・・ ［００８９］ 例示的な方法７００は、図７に示すように、複数のＮＡＮＤストリング上にアレイ相互接続層を形成する動作７０８に続く。図４Ｄに示すように、アレイ相互接続層４３８は、複数のＮＡＮＤストリング４１８上に形成される。アレイ相互接続層は、ＮＡＮＤストリングと他の回路との間で電気信号を伝達するために使用される。いくつかの実施形態では、アレイ相互接続層４３８を形成することは、絶縁層４３４を形成し、次いで、絶縁層４３４内にあり、ＮＡＮＤストリング４１８と接触している複数のビット線コンタクト４３２を形成することを含む。・・・（中略）・・・ ［００９２］ いくつかの実施形態では、アレイ相互接続層４３８を形成することは、上部導電層４４２および上部絶縁層４３６を形成することをさらに含む。いくつかの実施形態では、上部導電層４４２を形成する導体材料は、タングステン、コバルト、銅、アルミニウム、ドープされたシリコン、シリサイド、またはそれらの組み合わせを含むが、これらに限定されない。いくつかの実施形態では、上部絶縁層４３６を形成する絶縁材料は、酸化シリコン、窒化シリコン、酸窒化シリコン、またはそれらの組み合わせを含むが、これらに限定されない。 ［００９３］ 図５Ａ～図５Ｃは、本発明の一実施形態による、上述のアレイデバイスと周辺デバイスとを組み合わせるステップの概略図である。図８は、上述のアレイデバイスと周辺デバイスとを組み合わせる例示的な方法８００のフローチャートである。 ［００９４］ 例示的な方法８００は、図８に示すように、第２のシリコン基板上のアレイデバイスを上下反転させて、アレイ相互接続層が第２のシリコン基板の下に位置するようにし、アレイ相互接続層を周辺相互接続層と位置合わせするステップ８０２で開始する。図５Ａに示すように、アレイ相互接続層４３８は、第２のシリコン基板４０２の下に配置される。いくつかの実施形態では、アレイ相互接続層４３８および周辺相互接続層３２２は、アレイ相互接続層４３８の導体層４４２および周辺相互接続層３２２の導体層３２０を位置合わせすることによって位置合わせされる。したがって、導体層４４２および３２０は、アレイデバイスが周辺デバイスと組み合わされたときに接触する。 ［００９５］ 例示的な方法８００は、図８に示すように、アレイ相互接続層と周辺相互接続層とを接合するステップ８０４に続く。図５Ｂに示すように、アレイ相互接続層４３８および周辺相互接続層３２２は接合され、接合界面５０３を形成する。いくつかの実施形態では、図５Ａに示すように、プロセス５０２を使用して、２つの相互接続層が接合される前または接合されている間に、アレイ相互接続層と周辺相互接続層との間の接合を強化することができる。いくつかの実施形態では、絶縁層４３６は酸化シリコン層であり、絶縁層３１８は窒化シリコン層である。いくつかの実施形態では、絶縁層４３６は窒化シリコン層であり、絶縁層３１８は酸化シリコン層である。いくつかの実施形態では、処理プロセス５０２は、２つの絶縁層４３６と３１８との間に形成される化学結合を強化するために、アレイ相互接続層の表面および周辺相互接続層の表面を処理するプラズマ処理プロセスを含む。いくつかの実施形態では、処理プロセス５０２は、２つの絶縁層４３６と３１８との間に形成される化学結合を強化するために、アレイ相互接続層および周辺相互接続層の表面を処理する湿式化学処理プロセスを含む。 ［００９６］ いくつかの実施形態では、処理プロセス５０２は、接合プロセスで行われる熱処理プロセスである。いくつかの実施形態では、熱処理の操作温度は２５０℃～６００℃である。いくつかの実施形態では、熱処理プロセスは、導体層４４２と３２０との間の相互拡散を引き起こす。これにより、導体４４２と導体３２０とが接合処理後に混合される。いくつかの実施形態では、導体層４４２および３２０は両方とも銅から作製される。」 「図３Ｄ ［図：0001438049000005.jpg］ 」 「図４Ｄ ［図：0001438049000006.jpg］ 」 「図５Ｂ ［図：0001438049000007.jpg］ 」 （イ）上記（ア）によれば、以下のことがいえる。 ａ 段落００７８には、「第１のシリコン基板３０２は」「複数のトランジスタデバイス３０４を含む周辺デバイスを形成するために最初に提供される。複数のトランジスタ素子３０４は、第１のシリコン基板３０２上に形成されている。」と記載され、段落００７９には、「周辺デバイス上に１つまたは複数の絶縁層および導体層を形成する」及び「１つまたは複数の絶縁層および導体層は、」「周辺相互接続層の一部である。」と記載され、段落００８０には、「周辺相互接続層の上部絶縁層および上部導体層を形成する動作６０６に続く。図３Ｄに示すように、第２絶縁層３１６上に第３絶縁層３１８を形成し、第３絶縁層３１８内に導体層３２０を形成する。これにより、周辺配線層３２２が形成される。」と記載されている。 また、図３Ｄから、周辺相互接続層３２２は、上部に露出する第３絶縁層３１８と、上部に露出し、第３絶縁層３１８によって分離された導体層３２０とからなる層を有することが見て取れる。 したがって、第１のシリコン基板３０２上に、周辺デバイスに含まれるトランジスタデバイス３０４を形成し、トランジスタデバイス３０４上に周辺相互接続層３２２を形成し、周辺相互接続層３２２は、上部に露出する第３絶縁層３１８と、上部に露出し、第３絶縁層３１８によって分離された導体層３２０とからなる層を有することが記載されているといえる。 ｂ 段落００８２には、「第２のシリコン基板４０２は、アレイデバイスを形成するために使用される。」と記載され、段落００８４には、「第２のシリコン基板上に複数のアレイデバイスのＮＡＮＤストリングを形成する動作７０６に続く。」、「第２のシリコン基板４０２上に複数のＮＡＮＤストリング４１８を形成する。」と記載され、段落００８９には、「図４Ｄに示すように、アレイ相互接続層４３８は、複数のＮＡＮＤストリング４１８上に形成される。」と記載され、段落００９２には、「アレイ相互接続層４３８を形成することは、上部導電層４４２および上部絶縁層４３６を形成することをさらに含む。」と記載されている。 また、図４Ｄから、アレイ相互接続層４３８は、上部に露出する上部絶縁層４３６と、上部に露出し、上部絶縁層４３６によって分離された上部導電層４４２とからなる層を有することが見て取れる。 したがって、引用文献３には、第２のシリコン基板４０２上に、アレイデバイスを構成するＮＡＮＤストリング４１８を形成し、ＮＡＮＤストリング４１８上にアレイ相互接続層４３８を形成し、アレイ相互接続層４３８は、上部に露出する上部絶縁層４３６と、上部に露出し、上部絶縁層４３６によって分離された上部導電層４４２とからなる層を有することが記載されているといえる。 ｃ 段落００９３には、「図５Ａ～図５Ｃは、本発明の一実施形態による、上述のアレイデバイスと周辺デバイスとを組み合わせるステップの概略図である。」と記載され、段落００９５には、「図５Ｂに示すように、アレイ相互接続層４３８および周辺相互接続層３２２は接合され、接合界面５０３を形成する。」、「絶縁層４３６と３１８との間に形成される化学結合を強化する」と記載され、段落００９６には、「導体４４２と導体３２０とが接合処理後に混合される。」と記載されている。 また、図５Ｂから、絶縁層４３６と絶縁層３１８との間、導体４４２と導体３２０との間に接合界面５０３が形成されることが見て取れる。 したがって、引用文献３には、絶縁層４３６と絶縁層３１８とを接合し、導体４４２と導体３２０とを接合して、アレイデバイスと周辺デバイスとが組み合わされることが記載されているといえる。 ｄ 上記ｃの「絶縁層３１８」及び「導体３２０」は、上記ａの「第３絶縁層３１８」及び「導体層３２０」に対応し、上記ｃの「絶縁層４３６」及び「導体４４２」は、上記ｂの「上部絶縁層４３６」及び「上部導電層４４２」に対応すると解される。 ｅ 上記ａ～ｄによれば、引用文献３には、以下の事項（以下、「引用文献３記載事項」という。）が記載されている。 ＜引用文献３記載事項＞ 「第１のシリコン基板３０２上に、周辺デバイスに含まれるトランジスタデバイス３０４を形成し、トランジスタデバイス３０４上に周辺相互接続層３２２を形成し、周辺相互接続層３２２は、上部に露出する第３絶縁層３１８と、上部に露出し、第３絶縁層３１８によって分離された導体層３２０とからなる層を有し、 第２のシリコン基板４０２上に、アレイデバイスを構成するＮＡＮＤストリング４１８を形成し、ＮＡＮＤストリング４１８上にアレイ相互接続層４３８を形成し、アレイ相互接続層４３８は、上部に露出する上部絶縁層４３６と、上部に露出し、上部絶縁層４３６によって分離された上部導電層４４２とからなる層を有し、 上部絶縁層４３６と第３絶縁層３１８とを接合し、上部導電層４４２と導体層３２０とを接合して、アレイデバイスと周辺デバイスとを組み合わせること。」 ウ 周知技術 （ア）引用文献２記載事項について ａ 引用文献２記載事項の「第一チップ１０」及び「第二チップ１１」は、それぞれ、「ＣＭＯＳ回路を含む周辺回路１０１」及び「メモリセルアレイ」が形成される構造体である。また、ＣＭＯＳ回路又はメモリセルが形成される「チップ」が半導体からなることは、本願優先日における技術常識である。 したがって、引用文献２記載事項の「第一チップ１０」及び「第二チップ１１」は、それぞれ、第１の半導体構造及び第２の半導体構造であるといえる。 ｂ 引用文献２記載事項の「第一金属貫通孔１０２」及び「第二金属貫通孔１１２」は、それぞれ「第一チップ１０」及び「第二チップ１１」に形成され、「金属材料が充填され」るものであり、「当接させて接合し」て、「第一チップ１０と第二チップ１１との電気的接続を実現する」ものであるから、第１の接合接点及び第２の接合接点であるといえる。 ｃ 上記ｂによれば、引用文献２記載事項の「金属が充填され」た「第一金属貫通孔１０２」は、第１の接合接点であるといえるところ、引用文献２記載事項の「第一チップ１０の表面にある層」は、第１の接合接点である「金属が充填され」た「第一金属貫通孔１０２」が設けられる層であるから、「金属が充填され」た「第一金属貫通孔１０２」を分離するものであるといえ、絶縁性を有する誘電体からなることは明らかである。 同様に、引用文献２記載事項の「金属が充填され」た「第二金属貫通孔１１２」は、第２の接合接点であるといえるところ、引用文献２記載事項の「第二チップ１１の表面にある層」は、第２の接合接点である「金属が充填され」た「第二金属貫通孔１１２」が設けられる層であるから、「金属が充填され」た「第二金属貫通孔１１２」を分離するものであるといえ、絶縁性を有する誘電体からなることは明らかである。 よって、引用文献２記載事項の「第一チップ１０の表面にある層」及び「第二チップ１１の表面にある層」は、第１の接合接点を分離する第１の誘電体、及び、第２の接合接点を分離する第２の誘電体であるといえる。 ｄ 引用文献２記載事項において、接合接点である「第一金属貫通孔１０２」及び「第二金属貫通孔１１２」を「当接させて接合」する際に、接合接点を分離する誘電体である「第一チップ１０の表面にある層」及び「第二チップ１１の表面にある層」も当接させて接合することは、技術常識から明らかである。 よって、引用文献２記載事項において、「第一チップ１０の表面にある層」は、「第二チップ１１の表面にある層」と接合しているといえる。 ｅ 上記ｂ及びｄを踏まえると、引用文献２記載事項の「第一金属貫通孔１０２」及び「第一チップ１０の表面にある層」は、第１の接合層であり、「第二金属貫通孔１１２」及び「第二チップ１１の表面にある層」は、第２の接合層であるいえる。 ｆ 引用文献２記載事項において、「第一チップ１０の表面にある層に」「第一金属貫通孔１０２を形成し」、「第二チップ１１の表面にある層に」「第二金属貫通孔１１２を形成し」、「第一チップ１０の表面に設置された第一金属貫通孔１０２及び第二チップ１１の表面に設置された第二金属貫通孔１１２を当接させて接合して」、「第一チップ１０と第二チップ１１との電気的接続を実現する」ことは、上記ａ～ｅによれば、「第１の半導体構造に、第１の誘電体によって分離された第１の接合接点を含む第１の接合層を形成し、第２の半導体構造に、第２の誘電体によって分離された第２の接合接点を含む第２の接合層を形成し、第１の接合接点を第２の接合接点と接合し、第１の誘電体を、第２の誘電体に接合して、第１の半導体構造と第２の半導体構造とを電気的に接続すること」であるといえる。 （イ）引用文献３記載事項について ａ 引用文献３記載事項の「第１のシリコン基板３０２上に、周辺デバイスに含まれるトランジスタデバイス３０４を形成し、トランジスタデバイス３０４上に周辺相互接続層３２２を形成し」た構造と、「第２のシリコン基板４０２上に、アレイデバイスを構成するＮＡＮＤストリング２３０を形成し、ＮＡＮＤストリング２３０上にアレイ相互接続層４３８を形成し」た構造とは、共に半導体基板を含む構造体であるから、それぞれ、第１の半導体構造及び第２の半導体構造であるといえる。 ｂ また、引用文献３記載事項の「上部導電層４４２」及び「導体層３２０」は、互いに「接合」され、それぞれ「周辺相互接続層３２２」及び「アレイ相互接続層４３８」が有するものであるから、第１の接合接点及び第２の接合接点であるといえる。 ｃ 引用文献３記載事項において「第３絶縁層３１８」及び「上部絶縁層４３６」は、それぞれ「周辺相互接続層３２２」及び「アレイ相互接続層４３８」が有するものであり、それぞれ「導体層３２０」及び「上部導電層４４２」を分離するものである。そして、絶縁層が誘電体からなることは、本願優先日における技術常識であるから、上記ｂを踏まえると、引用文献３記載事項の「第３絶縁層３１８」及び「上部絶縁層４３６」は、第１の接合接点を分離する第１の誘電体、及び、第２の接合接点を分離する第２の誘電体であるといえる。 ｄ 引用文献３記載事項においては、「上部絶縁層４３６と第３絶縁層３１８とを接合し、上部導電層４４２と導体層３２０とを接合」するから、上記ｂ及びｃを踏まえると、引用文献３記載事項の「第３絶縁層３１８と」「導体層３２０とからなる層」は、第１の接合層であり、引用文献３記載事項の「上部絶縁層４３６と」「上部導電層４４２とからなる層」は、第２の接合層であるといえる。 ｅ 引用文献３記載事項において「周辺相互接続層３２２」の「導体層３２０」と、「アレイ相互接続層４３８」の「上部導電層４４２」とが接合するから、「第１のシリコン基板３０２上に、周辺デバイスに含まれるトランジスタデバイス３０４を形成し、トランジスタデバイス３０４上に周辺相互接続層３２２を形成し」た構造と、「第２のシリコン基板４０２上に、アレイデバイスを構成するＮＡＮＤストリング２３０を形成し、ＮＡＮＤストリング２３０上にアレイ相互接続層４３８を形成し」た構造とは、電気的に接続するといえる。 ｆ 引用文献３記載事項において、「第１のシリコン基板３０２上に、周辺デバイスに含まれるトランジスタデバイス３０４を形成し、トランジスタデバイス３０４上に周辺相互接続層３２２を形成し」た構造が、「第３絶縁層３１８と」「導体層３２０とからなる層」を有し、「第２のシリコン基板４０２上に、アレイデバイスを構成するＮＡＮＤストリング４１８を形成し、ＮＡＮＤストリング４１８上にアレイ相互接続層４３８を形成し」た構造が、「上部絶縁層４３６と」「上部導電層４４２とからなる層」を有し、「上部絶縁層４３６と第３絶縁層３１８とを接合し、上部導電層４４２と導体層３２０とを接合」することは、上記ａ～ｅによれば、「第１の半導体構造に、第１の誘電体によって分離された第１の接合接点を含む第１の接合層を形成し、第２の半導体構造に、第２の誘電体によって分離された第２の接合接点を含む第２の接合層を形成し、第１の接合接点を第２の接合接点と接合し、第１の誘電体を、第２の誘電体に接合して、第１の半導体構造と第２の半導体構造とを電気的に接続すること」であるといえる。 （ウ）上記（ア）及び（イ）によれば、以下の事項は、本願優先日における周知技術であるといえる。 「第１の半導体構造に、第１の誘電体によって分離された第１の接合接点を含む第１の接合層を形成し、第２の半導体構造に、第２の誘電体によって分離された第２の接合接点を含む第２の接合層を形成し、第１の接合接点を第２の接合接点と接合し、第１の誘電体を、第２の誘電体に接合して、第１の半導体構造と第２の半導体構造とを電気的に接続すること。」 ２ 対比、判断 （１）対比 本願発明と引用発明とを対比する。 ア 引用発明の「ＣＰＵ回路ＰＵ１」は、本願発明の「プロセッサ」に相当する。 イ ＳＲＡＭからなるメモリが、ＳＲＡＭセルのアレイとして構成されることは本願優先日における技術常識であるから、引用発明の「ＳＲＡＭから成るメモリＭＭ３」は、本願発明の「スタティック・ランダムアクセス・メモリ（ＳＲＡＭ）セルのアレイ」に相当する。 ウ パッシベーション膜が絶縁性を有する誘電体からなることは技術常識から明らかであるから、本願発明の「第１の誘電体」と、引用発明の「ロジック回路チップ４」に形成される「ファイナルパッシベーション膜として」の「表面保護膜４ｈ」とは、第１の誘電体である点で共通する。 エ 引用発明は、「ロジックチップ４の表面電極４ａｐと、周辺回路チップ３の表面電極３ａｐ２とが、電気的に接続される」ものであるから、引用発明の「表面電極４ａｐ」は、電気的に接続される部分であり、接点であるといえる。 したがって、本願発明の「第１の接合接点」と、引用発明の「表面電極４ａｐ」とは、第１の接点である点で共通する。 オ 引用発明の「表面電極４ａｐの表面を含めて表面４ａ上には、ファイナルパッシベーション膜として表面保護膜４ｈが形成され、表面保護膜４ｈに形成されたパッド開口４ｉの底部に、表面電極４ａｐが露出」することにより、表面保護膜４ｈによって表面電極４ａｐが分離されるといえるから、引用発明は、「表面保護膜４ｈ」によって分離された「表面電極４ａｐ」を含むといえる。 したがって、上記ウ及びエを踏まえると、本願発明の「第１の誘電体によって分離された第１の接合接点を含む」ことと、引用発明の「表面電極４ａｐの表面を含めて表面４ａ上には、ファイナルパッシベーション膜として表面保護膜４ｈが形成され、表面保護膜４ｈに形成されたパッド開口４ｉの底部に、表面電極４ａｐが露出」することとは、第１の誘電体によって分離された、第１の接点を含むことである点で共通する。 カ （ア）引用発明の「ロジックチップ４」は、「ＣＰＵ回路ＰＵ１、及び、ＳＲＡＭから成るメモリＭＭ３を有する半導体チップであって、表面４ａ」「を有し、表面４ａには表面電極４ａｐが形成されると共に、表面電極４ａｐの表面を含めて表面４ａ上には、ファイナルパッシベーション膜として表面保護膜４ｈが形成され、表面保護膜４ｈに形成されたパッド開口４ｉの底部に、表面電極４ａｐが露出」するものである。 （イ）引用発明の「ロジックチップ４」は、「半導体チップであ」るから、第１の半導体構造であるといえる。 （ウ）上記（ア）及び（イ）、並びに上記ア～オによれば、本願発明の「プロセッサと、スタティック・ランダムアクセス・メモリ（ＳＲＡＭ）セルのアレイと、第１の誘電体によって分離された第１の接合接点を含む第１の接合層とを有する第１の半導体構造」と、引用発明の「ロジックチップ４」とは、プロセッサと、スタティック・ランダムアクセス・メモリ（ＳＲＡＭ）セルのアレイと、第１の誘電体によって分離された接点とを有する半導体構造である点で共通する。 キ ＤＲＡＭから成るメモリがＤＲＡＭセルのアレイから構成されることは、本願優先日における技術常識であるから、引用発明の「ＤＲＡＭから成るメモリＭＭ２」は、本願発明の「ダイナミック・ランダムアクセス・メモリ（ＤＲＡＭ）セルのアレイ」に相当する。 ク 上記ウにおける検討と同様の理由により、本願発明の「第２の誘電体」と、引用発明の「周辺回路チップ３」の「ファイナルパッシベーション膜として」の「表面保護膜３ｈ」とは、第２の誘電体である点で共通する。 ケ 上記エにおける検討と同様の理由により、引用発明の「表面電極３ａｐ２」は、接点であるといえる。 したがって、本願発明の「第２の接合接点」と、引用発明の「表面電極３ａｐ２」とは、第２の接点である点で共通する。 コ 引用発明の「表面電極３ａｐのうち、」「ロジックチップ４の表面電極４ａｐと電気的に接続されるものを、表面電極３ａｐ２とし、」「表面電極３ａｐの表面を含めて表面３ａ上には、ファイナルパッシベーション膜として表面保護膜３ｈが形成され、表面保護膜３ｈに形成されたパッド開口３ｉの底部に、表面電極３ａｐが露出」することにより、表面保護膜３ｈによって表面電極３ａｐ２が分離されるといえるから、引用発明は、「表面保護膜３ｈ」によって分離された「表面電極３ａｐ２」を含むといえる。 したがって、上記ク及びケを踏まえると、本願発明の「第２の誘電体によって分離された第２の接合接点を含む」ことと、引用発明の「表面電極３ａｐのうち、」「ロジックチップ４の表面電極４ａｐと電気的に接続されるものを、表面電極３ａｐ２とし、」「表面電極３ａｐの表面を含めて表面３ａ上には、ファイナルパッシベーション膜として表面保護膜３ｈが形成され、表面保護膜３ｈに形成されたパッド開口３ｉの底部に、表面電極３ａｐが露出」することは、第２の誘電体によって分離された、第２の接点を含むことである点で共通する。 サ （ア）引用発明の「周辺回路チップ３」は、「ＤＲＡＭから成るメモリＭＭ２を有する半導体チップであって、表面３ａ」「を有し、表面３ａには、表面電極３ａｐが形成され、周辺回路チップ３の表面電極３ａｐのうち、」「ロジックチップ４の表面電極４ａｐと電気的に接続されるものを、表面電極３ａｐ２とし、表面電極３ａｐの表面を含めて表面３ａ上には、ファイナルパッシベーション膜として表面保護膜３ｈが形成され、表面保護膜３ｈに形成されたパッド開口３ｉの底部に、表面電極３ａｐが露出」するものである。 （イ）引用発明の「周辺回路チップ３」は、「半導体チップであ」るから、第２の半導体構造であるといえる。 （ウ）上記（ア）及び（イ）、並びに上記キ～コによれば、本願発明の「ダイナミック・ランダムアクセス・メモリ（ＤＲＡＭ）セルのアレイと、第２の誘電体によって分離された第２の接合接点を含む第２の接合層とを有する第２の半導体構造」と、引用発明の「周辺回路チップ３」とは、ダイナミック・ランダムアクセス・メモリ（ＤＲＡＭ）セルのアレイと、第２の誘電体によって分離された接点とを有する半導体構造である点で共通する。 シ 上記カ及びサを踏まえると、本願発明の「半導体デバイス」と、引用発明の「半導体装置１」とは、第１の半導体構造と第２の半導体構造とを備える半導体デバイスである点で共通する。 ス 本願発明は、「第１の接合接点」と「第２の接合接点」とが「接合」するものである。これに対し、引用発明では、「ロジックチップ４の表面電極４ａｐと、周辺回路チップ３の表面電極３ａｐ２とが」「突起電極９を介して」「電気的に接続される」から、引用発明は、「表面電極４ａｐ」と「表面電極３ａｐ２」とが接合するものではない。したがって、引用発明の「表面電極４ａｐ」及び「表面電極３ａｐ２」は、接点ではあるものの、接合接点であるとはいえない。 セ 上記ア～スによれば、本願発明と引用発明とは、以下の点で一致し、相違する。 ＜一致点＞ 「半導体デバイスであって、 プロセッサと、スタティック・ランダムアクセス・メモリ（ＳＲＡＭ）セルのアレイと、第１の誘電体によって分離された第１の接点とを有する第１の半導体構造と、 ダイナミック・ランダムアクセス・メモリ（ＤＲＡＭ）セルのアレイと、第２の誘電体によって分離された第２の接点とを有する第２の半導体構造と、を備える、 半導体デバイス。」 ＜相違点１＞ 本願発明が「第１の誘電体によって分離された第１の接合接点を含む第１の接合層」を有するのに対し、引用発明の「表面電極４ａｐ」が、接点ではあるものの、接合接点ではなく、「表面電極４ａｐ」及び「表面保護膜４ｈ」が第１の接合層を構成しない点。 ＜相違点２＞ 本願発明が「第２の誘電体によって分離された第２の接合接点を含む第２の接合層」を有するのに対し、引用発明の「表面電極３ａｐ２」が、接点ではあるものの、接合接点ではなく、「表面電極３ａｐ２」及び「表面保護膜２ｈ」が第１の接合層を構成しない点。 ＜相違点３＞ 本願発明が「前記第１の接合接点は、前記第２の接合接点と接合し、前記第１の誘電体は、前記第２の誘電体と接合している」のに対し、引用発明は、「表面電極４ａｐ」が「表面電極３ａｐ２」と接合し、「表面保護膜４ｈ」が「表面保護膜３ｈ」と接合するものではない点。 （２）相違点についての検討 相違点１～３は、相互に関連するものであるから、まとめて検討する。 引用発明は、「ロジックチップ４は、周辺回路チップ３を介して配線基板２と電気的に接続されている半導体装置１」であり、「ロジックチップ４の表面電極４ａｐと、周辺回路チップ３の表面電極３ａｐ２とが、電気的に接続される」から、「ロジックチップ４」と「周辺回路チップ３」とは電気的に接続されているといえる。 また、上記１（２）ウ（ウ）で挙げたとおり、「第１の半導体構造に、第１の誘電体によって分離された第１の接合接点を含む第１の接合層を形成し、第２の半導体構造に、第２の誘電体によって分離された第２の接合接点を含む第２の接合層を形成し、第１の接合接点を第２の接合接点と接合し、第１の誘電体を、第２の誘電体に接合して、第１の半導体構造と第２の半導体構造とを電気的に接続すること。」は、周知技術である。 そして、引用発明と上記周知技術とは、２つの半導体構造を電気的に接続するという共通の作用・機能を有するものであるから、引用発明において上記周知技術を適用し、「表面電極４ａｐ」及び「表面保護膜４ｈ」に替えて、「第１の誘電体によって分離された第１の接合接点を含む第１の接合層を形成」し、「表面電極３ａｐ２」及び「表面保護膜３ｈ」に替えて、「第２の誘電体によって分離された第２の接合接点を含む第２の接合層を形成」し、「第１の接合接点を第２の接合接点と接合し、第１の誘電体を、第２の誘電体に接合して、第１の半導体構造と第２の半導体構造とを電気的に接続」したものとして、相違点１～３に係る本願発明の構成とすることは、当業者が容易になし得たことである。 （３）請求人の主張について ア 請求人の主張 （ア）請求人は、令和７年５月１３日提出の審判請求書において、本願発明の「基板であって、前記プロセッサ及び前記ＳＲＡＭセルのアレイが前記基板上にあり、前記プロセッサが前記ＳＲＡＭセルのアレイの外側にある基板をさらに有する」第１の半導体構造を備えるという特徴（以下、「特徴１」という。）は、引用文献１～３のいずれにも記載されていない旨主張（以下、「主張１」という。）している。 （イ）また、請求人は、令和６年１２月２６日提出の意見書において、本願発明の「第１の半導体構造」が「第１の接合接点及び前記第１の接合接点を分離する第１の誘電体層を含む第１の接合層」を備え、「第２の半導体構造」が「第２の接合接点及び前記第２の接合接点を分離する第２の誘電体層を含む第２の接合層」を備えるという特徴（以下、「特徴２」という。）は、引用文献１には記載されていない旨主張（以下、「主張２」という。）している。 イ 請求人の主張についての検討 （ア）主張１について 上記第２のとおり、本件補正は却下され、本願発明は特徴１を有さないものとなったから、主張１を採用することはできない。 （イ）主張２について 上記１（２）ウ（ウ）において検討したとおり、特徴２は周知技術であり、また、上記（２）において検討したとおり、引用発明に上記周知技術を適用することは、当業者が容易になし得たことであるから、主張２を採用することはできない。 ３ 小括 上記２のとおり、本願発明は、引用発明と、引用文献２及び３に記載された周知技術とに基づき、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができないものである。 第６ むすび 以上のとおり、本願発明は、特許法第２９条第２項の規定により特許を受けることができないものであるから、他の請求項に係る発明について検討するまでもなく、本願は拒絶されるべきものである。 よって、結論のとおり審決する。