2023-001470

特願２０１８－１０５４０９「配線基板、半導体装置及び配線基板の製造方法」拒絶査定不服審判事件〔令和 １年１２月１２日出願公開、特開２０１９－２１２６９３、請求項の数（１２）〕について、次のとおり審決する。

結 論 原査定を取り消す。 本願の発明は、特許すべきものとする。

理 由 第１ 手続の経緯 本願は、平成３０年５月３１日を出願日とする出願であって、その手続の経緯の概略は以下のとおりである。 令和３年１１月２９日付け 拒絶理由通知 令和４年 １月２４日 意見書・手続補正書の提出 令和４年 ６月１３日付け 拒絶理由通知（最後） 令和４年 ８月１７日 意見書・手続補正書の提出 令和４年１２月 ８日付け 令和４年８月１７日の手続補正についての 補正の却下の決定・拒絶査定 令和５年 １月２７日 拒絶査定不服審判の請求 第２ 原査定の概要 原査定（令和４年１２月８日付け拒絶査定）の概要は次のとおりである。 １．（進歩性）この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 ●理由１（進歩性）について ・請求項 １－５，８－１２ ・引用文献等 １，２，４，５ ・請求項 ６ ・引用文献等 １－５ ＜引用文献等一覧＞ １．米国特許出願公開第２０１１／０２６０３１７号明細書 ２．特開２０１６－２９６９７号公報 ３．特開２０１６－１２７２２２号公報 ４．米国特許出願公開第２０１７／０１４１０５９号明細書（周知技術を示す文献） ５．特開２００９－２５３１４７号公報 第３ 本願発明について 本願の請求項１～１２に係る発明（以下、それぞれ「本願発明１」～「本願発明１２」という。）は、令和４年１月２４日に提出された手続補正書による手続補正で補正された特許請求の範囲の請求項１～１２に記載された事項により特定される発明であり、以下のとおりである。 「【請求項１】 配線層と、 前記配線層を被覆し、前記配線層の上面の一部を露出する開口部を有する絶縁層と、 前記開口部の内面及び前記絶縁層の上面を連続して被覆するシード層と、 電解銅めっき層からなり、前記シード層よりも内側の前記開口部を充填する金属層と、 電解銅めっき層からなり、前記絶縁層の上面に形成された前記シード層上及び前記金属層の上面に形成された金属ポストと、 前記金属ポストの上面全面を被覆する上面部と、前記金属ポストの側面全面を被覆する側面部とを有しており、前記シード層の外側面を露出するように形成された外装めっき層と、を有し、 前記シード層の外側面は、前記側面部の外側面よりも前記金属ポストの内側に後退しており、 前記側面部の下端の一部が前記シード層と接触しているとともに、前記側面部の下端の他部が前記シード層から露出している配線基板。 【請求項２】 前記側面部は、前記上面部よりも薄く形成されている請求項１に記載の配線基板。 【請求項３】 前記側面部と前記上面部とは異なる層構造を有している請求項１又は請求項２に記載の配線基板。 【請求項４】 前記側面部は、第１めっき層のみからなる単層構造を有し、 前記上面部は、前記第１めっき層と、前記第１めっき層とは異なる金属からなる第２めっき層とが積層された積層構造を有している請求項３に記載の配線基板。 【請求項５】 前記第１めっき層は、ニッケル又はニッケル合金からなるめっき層であり、 前記第２めっき層は、金又は金合金からなるめっき層を含む請求項４に記載の配線基板。 【請求項６】 前記上面部の外周部には、前記側面部の外側面よりも外側に突出する突出部が形成されている請求項１～５のいずれか一項に記載の配線基板。 【請求項７】 前記突出部の側面には段差部が形成されている請求項６に記載の配線基板。 【請求項８】 前記開口部に露出する前記配線層の上面に形成され、前記開口部の下部を充填するように形成された無電解めっき金属層からなる拡散防止層を有し、 前記シード層は、前記拡散防止層の上面と前記開口部の内側面と前記絶縁層の上面とを連続して被覆するように形成されている請求項１～７のいずれか一項に記載の配線基板。 【請求項９】 請求項１～８のいずれか一項に記載の配線基板と、 前記金属ポストに接続された半導体素子と、 を有する半導体装置。 【請求項１０】 配線層を被覆する絶縁層を形成する工程と、 前記絶縁層に、前記配線層の上面の一部を露出する開口部を形成する工程と、 前記開口部の内面全面及び前記絶縁層の上面全面を連続して被覆するシード層を形成する工程と、 前記シード層上に、開口パターンを有するレジスト層を形成する工程と、 電解銅めっき法により、前記開口部を充填する金属層を形成するとともに、前記開口パターン内に金属ポストを形成する工程と、 前記レジスト層へのプラズマエッチングにより、前記金属ポストの側面と前記開口パターンの内側面との間に隙間を形成する工程と、 電解めっき法により、前記金属ポストの上面全面を被覆する上面部と、前記隙間を充填して前記金属ポストの側面全面を被覆する側面部とを有する外装めっき層を形成する工程と、 前記レジスト層を除去する工程と、 前記外装めっき層をマスクにして前記シード層をエッチング除去する工程と、を有し、 前記シード層をエッチング除去する工程では、前記シード層の外側面を、前記側面部の外側面よりも前記金属ポストの内側に後退させ、前記側面部の下端の一部を前記シード層に接触させるとともに前記側面部の下端の他部を前記シード層から露出させる配線基板の製造方法。 【請求項１１】 前記外装めっき層を形成する工程では、前記側面部が前記上面部よりも薄く形成される請求項１０に記載の配線基板の製造方法。 【請求項１２】 前記外装めっき層を形成する工程は、 電解めっき法により、前記隙間を充填して前記金属ポストの側面全面を被覆するとともに、前記金属ポストの上面全面を被覆する第１めっき層を形成する工程と、 電解めっき法により、前記第１めっき層とは異なる金属からなり、前記第１めっき層の上面全面を被覆する第２めっき層を形成する工程と、を有する請求項１０又は請求項１１に記載の配線基板の製造方法。」 第４ 引用発明、引用文献等 １ 引用文献１ （１）引用文献１の記載 原査定の拒絶の理由に引用された引用文献１には、図面とともに次の事項が記載されている。（下線は重要箇所に対して当審が付した。以下、同様。） 「[0001] This disclosure relates to integrated circuit fabrication, and more particularly, to a bump structure in integrated circuit device.」 （当審仮訳：「［０００１］ 本開示は、集積回路の製造に関し、特に、集積回路装置におけるバンプ構造に関するものである。」） 「[0002] Modern integrated circuits are made up of literally millions of active devices, such as transistors and capacitors. These devices are initially isolated from each other, but are later interconnected together to form functional circuits. Typical interconnect structures include lateral interconnections, such as metal lines (wirings), and vertical interconnections, such as vias and contacts. Interconnections are increasingly determining the limits of performance and the density of modern integrated circuits. On top of the interconnect structures, bond pads are formed and exposed on the surface of the respective chip. Electrical connections are made through bond pads to connect the chip to a package substrate or another die. Bond pads can be used for wire bonding or flip-chip bonding.」 （当審仮訳：「［０００２］ 現代の集積回路は、文字通り百万の能動素子からなり、それらはトランジスタやキャパシタ等である。これらの装置は、最初、互いに隔離されているが、後に互いに相互接続され機能回路を形成している。典型的な相互接続構造は、金属線（配線）のような水平相互接続（ｌａｔｅｒａｌ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）と、ビア及びコンタクトのような垂直方向の相互接続を含む。相互接続は、ますます性能の限界や現代の集積回路の密度を決定する。相互接続構造の上に、ボンドパッドが形成されそれぞれのチップの表面上に露出される。電気的接続は、ボンドパッドを通じてチップからパッケージ基板又は別のダイに接続するために形成される。ボンドパッドは、ワイヤボンディングまたはフリップチップボンディングに使用することができる。」） 「[0008] This disclosure provides embodiments of sidewall protection processes for Cu pillar bump technology, in which a protection layer on the sidewall of the Cu pillar bump is formed of a metallic layer formed by an electrolytic process, also referred to as an electrolytic metal layer in this disclosure. The Cu pillar bump may be applied directly on an electrical pad or a redistribution layer on a semiconductor chip for a flip chip assembly or other similar application.」 （当審仮訳：「［０００８］ 本開示は、Ｃｕピラーバンプ技術のための側壁保護プロセスの実施形態を提供する、ここにおいて、Ｃｕピラーバンプの側壁状の保護層は、電解処理により生成された金属層により生成され、本開示における電解金属層として参照される。Ｃｕピラーバンプは、電気パッドまたはフリップチップアセンブリまたは他の同様の用途のための半導体チップ上に再配線層上に直接適用されてもよい。」） 「[0010] Herein, FIGS. 1-8 are cross-sectional views depicting an exemplary embodiment of a portion of a semiconductor device at stages in a Cu pillar bump process.」 （当審仮訳：「［００１０］ ここで、図１－８はＣｕピラーバンププロセス段階での半導体デバイスの一部分の実施形態を示す断面図である。」） 「[0011] With reference to FIG. 1, an example of a semiconductor substrate 10 used for bump fabrication is employed in a semiconductor integrated circuit fabrication, and integrated circuits may be formed therein and/or thereupon.」 （当審仮訳：「［００１１］ 図１を参照すると、バンプの製造に用いられる半導体基板１０は、例えば半導体集積回路の製造に使用されており、そして集積回路は、その中及び／又はその上に形成されてもよい。」） 「[0013] FIG. 1 also depicts a passivation layer 14 formed on the substrate 10 and patterned to form an opening 15 exposing a portion of the pad region 12 for allowing subsequent bump formation. In one embodiment, the passivation layer 14 is formed of a non-organic material selected from un-doped silicate glass (USG), silicon nitride, silicon oxynitride, silicon oxide, and combinations thereof. In another embodiment, the passivation layer 14 is formed of a polymer layer, such as an epoxy, polyimide, benzocyclobutene (BCB), polybenzoxazole (PBO), and the like, although other relatively soft, often organic, dielectric materials can also be used.」 （当審仮訳：「［００１３］ また、図１は、基板１０上に形成され、続くバンプ形成を可能にするためのパッド領域１２の一部を露出する開口部１５を形成するためにパターニングされた不働態化層１４を示している。一実施形態において、不働態化層１４は、非ドープのシリケートガラス（ＵＳＧ）、窒化ケイ素、酸窒化ケイ素、酸化ケイ素、およびそれらの組み合わせから選択された非有機材料で形成されている。別の実施形態では、保護層１４は、ポリマー層が、エポキシ、ポリイミド、ベンゾシクロブタン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ；ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）等で形成され、他の比較的軟質の有機誘電体材料も使用することができる。」） 「[0014] FIG. 1 further depicts a polymer layer 16 formed on the passivation layer 14 and patterned to form an opening 17 exposing a portion of the pad region 12 for allowing subsequent bump formation. The opening 17 may be smaller than, equal to, or greater than the opening 15. In one embodiment, the opening 17 is positioned within the opening 15. The polymer layer 16 is formed of a polymer, such as an epoxy, polyimide, benzocyclobutene (BCB), polybenzoxazole (PBO), and the like, although other relatively soft, often organic, dielectric materials can also be used. In one embodiment, the polymer layer 16 is a polyimide layer. In another embodiment, the polymer layer 16 is a polybenzoxazole (PBO) layer. The polymer layer 16 is soft, and hence has the function of reducing inherent stresses on respective substrate. In addition, the polymer layer 16 is easily formed to thickness of tens of microns.」 （当審仮訳：「［００１４］ 図１は、さらに、不働態化層１４上に形成され、続くバンプ形成を可能にするためのパッド領域１２の一部を露出する開口部１７を形成するためにパターニングされたポリマー層１６を示している。開口部１７は、より小さいか、等しいか、または開口１５よりも大きくてもよい。一実施形態では、開口１７は、開口１５内に配置されている。ポリマー層１６は、ポリマー、エポキシ、ポリイミド、ベンゾシクロブタン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ；ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）等で形成され、他の比較的軟質の有機誘電体材料も使用することができる。一実施形態において、ポリマー層１６は、ポリイミド層である。別の実施形態において、ポリマー層１６は、ポリベンゾオキサゾール（ＰＢＯ）層である。ポリマー層１６は、軟質であるため、各基板に固有の応力を低減する機能を有する。加えて、ポリマー層１６は、１０ミクロンの厚さに容易に形成することができる。」） 「[0015] Referring to FIG. 2, the formation of an under-bump-metallurgy (UBM) layer 18 is performed on the resulted structure, which may be formed through any number of suitable techniques, including physical vapor deposition (PVD), chemical vapor deposition (CVD), electrochemical deposition (ECD), molecular beam epitaxy (MBE), atomic layer deposition (ALD), electroplating, and the like. In details, the UBM layer 18 is formed on the polymer layer 16 and the exposed portion of the pad region 12, and lines the sidewalls and bottom of the opening 17. The UBM layer 18 includes a diffusion barrier layer, which is formed of titanium, tantalum, titanium nitride, tantalum nitride, or the like. The diffusion barrier layer is deposited to a thickness of between about 500 and 2000 angstrom, for example, to a thickness of about 1000 Angstrom. The UBM layer 18 may further include a copper layer formed on the diffusion barrier layer. The copper may be formed of copper alloys that include silver, chromium, nickel, tin, gold, and combinations thereof. The copper layer is deposited to a thickness of between about 500 and 10000 angstrom, for example, to a thickness of about 5000 Angstrom.」 （当審仮訳：「［００１５］ 図２を参照すると、アンダーバンプメタラージ（ＵＢＭ）層１８の形成は、物理的気相成長法（ＰＶＤ）、化学気相成長（ＣＶＤ）、電気化学蒸着（ＥＣＤ）、分子線エピタキシ（ＭＢＥ）、原子層成長（ＡＬＤ）、電解メッキ、等を含む任意の数の好適な技法から得られた構造の上に行われる。詳細には、ＵＢＭ層１８は、ポリマー層１６上、パッド領域１２の露出部分上、並びに、開口１７の側壁及び底部の線上に形成される。ＵＢＭ層１８は、Ｘチタン、タンタル、窒化チタン、窒化タンタルなどから形成されている拡散バリア層を含む。拡散バリア層は、約５００オングストロームと２０００オングストロームとの間の厚さに析出され、例えば、約１０００オングストロームの厚さである。ＵＢＭ層１８は、拡散バリア層上に形成された銅層を含むことができる。銅は、銀、クロム、ニッケル、錫、金、およびこれらの組合せを含む銅合金で形成することができる。前記銅層は、約５００オングストロームと１００００オングストロームとの間の厚さに析出され、例えば、約５０００オングストロームの厚さである。」） 「[0016] Next, referring to FIG. 3, for defining the bump window, a mask layer 20 is provided on the UBM layer 18 and patterned with an opening 21 exposing a portion of the UBM layer 18 for Cu pillar bump formation. The mask layer 20 may be a dry film or a photoresist film through the steps of coating, curing, descum and the like, followed by lithography technology and/or etching processes such as a dry etch and/or a wet etch process.」 （当審仮訳：「［００１６］ 次に、図３を参照すると、バンプ・ウィンドウを定義するために、ＵＢＭ層１８上に設けられ、Ｃｕピラーバンプを形成するために、ＵＢＭ層１８の一部を露出させる開口部２１を有するパターニングされたマスク層２０を形成する。マスク層２０は、ドライフィルムまたはドライエッチング及び／またはウェットエッチングプロセスなどのコーティング、硬化、ディスカム工程等の工程を介してフォトレジスト膜を形成し、続いてリソグラフィ技術及び／又はエッチングプロセスによって得ることができる。」） 「[0017] With reference to FIG. 4, the opening twenty-one is then partially or fully filled with a conductive material with solder wettability. In an embodiment, a copper (Cu) layer 22 is formed in the opening 21 to contact the underlying UBM layer 18. The Cu layer 22 is intended to include substantially a layer including pure elemental copper, copper containing unavoidable impurities, and copper alloys containing minor amounts of elements such as tantalum, indium, tin, zinc, manganese, chromium, titanium, germanium, strontium, platinum, magnesium, aluminum or zirconium. The formation methods may include sputtering, printing, electro plating, electroless plating, and commonly used chemical vapor deposition (CVD) methods. For example, electro-chemical plating (ECP) is carried out to form the Cu layer 22. In an exemplary embodiment, the thickness of the Cu layer 22 is greater than 25 μm. In another exemplary embodiment, the thickness of the Cu layer 22 is greater than 40 μm. For example, the Cu layer 22 is of about 40-50 μm thickness, about 45 μm thickness, or about 40-70 μm thickness, although the thickness may be greater or smaller. The Cu layer 22 formed of a pillar (a post or a standoff), thereby is hereinafter referred to as Cu pillar 22.」 （当審仮訳：「［００１７］ 図４を参照すると、開口部２１は、半田濡れ性を有する導電性材料で部分的または完全に充填される。一実施形態では、開口部２１に形成されたその下のＵＢＭ層１８に接触するように銅（Ｃｕ）層２２を形成する。Ｃｕ層２２は、実質的に含む、タンタル、インジウム、スズ、亜鉛、マンガン、クロム、チタン、ゲルマニウム、ストロンチウム、白金、マグネシウム、アルミニウムまたはジルコニウムのような元素を少量含有する純銅、銅の不可避の不純物を含む、銅合金を含む層が意図されている。形成方法は、スパッタ、印刷、電気めっき、無電解めっき、および一般的に使用される化学気相成長（ＣＶＤ）法を含むことができる。例えば、電気化学的メッキ（ＥＣＰ）がＣｕ層２２を形成するために実施される。例示的な一実施形態において、Ｃｕ層２２の厚さは２５ｎｍである。別の例示的な実施形態において、Ｃｕ層２２の厚さは４０ｎｍである。例えば、Ｃｕ層２２は約４０－５０μｍ厚、約４５ｍｍの厚さ、または厚さ約４０－７０μｍで、厚みは上記より大きくても小さくてもよい。Ｃｕ層２２はピラー（ポストまたはスタンドオフ）を形成するので、以下、Ｃｕピラー２２と呼ばれる。」） 「[0018] Then, a mask pullback process is performed as depicted in FIG. 5, which pulls the mask layer 20 back from the sidewalls 22s of the Cu pillar 22 to widen the opening 21, leaving a space 24 between the sidewall 22s of the Cu pillar 22 and the interior perimeter of the enlarged opening 21#. The mask pullback process includes lithography technology and/or etching processes, which remove a portion of the mask layer 20.」 （当審仮訳：「［００１８］ 次に、図５に示したようなマスクプルバック工程が実行され、マスク層２０をＣｕピラー２２の側壁２２ｓから背面開口部２１を広げるために、Ｃｕピラー２２の側壁２２ｓと拡大開口２１の内周面との間に空間２４が残される。マスクプルバック工程はリソグラフィ技術及び／又はエッチングプロセスは、マスク層２０の一部を除去するようになっている。」） 「[0019] With reference to FIG. 6, a protection layer 26 is plated on the resulted structure by an electrolytic process. In details, the protection layer 26 covers the top surface 22t of the Cu pillar 22 to fills the space 24 between the sidewall surface 22s of the Cu pillar 22 and the mask layer 20. The protection layer 26 is a metal layer formed by an electroplating process from an electrolytic bath. The metal to be deposited is not particularly limited. The metal may be nickel (Ni), copper (Cu), silver (Ag), gold (Au), palladium (Pd), platinum (Pt), tin (Sn), zinc (Zn), a noble metal, or a combination of these. The electrolytic bath generally contains further components, which are required for performing the deposition method and for improving the quality of the deposited metal layer. These substances, for example, are grain-refining agents, wetting agents, brighteners, complexing agents and inhibitors. These organic and/or inorganic additives/components are more or less rapidly consumed, destroyed or removed from the bath when the deposition method is carried out. Thus, the concentration of the components decreases more or less rapidly in the course of time.」 （当審仮訳：「［００１９］ 図６を参照すると、得られた構造上に電解プロセスによって保護層２６を形成する。詳細には、保護層２６は、Ｃｕピラー２２の上面２２ｔを覆い、Ｃｕピラー２２の側壁面２２ｓと保護層２０との間の空間２４を充填する。保護層２６は、電解めっき浴から電気めっきにより形成される金属層である。析出される金属は特に限定されない。金属は、ニッケル（Ｎｉ）、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）、貴金属、又はこれらの組み合わせであってもよい。電解槽は一般に更に別の成分、成長方法を実行するための、および析出金属層の品質を改善するために必要な項目が含まれている。これらの物質は、たとえば、粒子微細化剤、湿潤剤、光沢剤、錯化剤および阻害剤である。これらの有機および／または無機添加剤／成分、より速くまたはより遅く消費され、蒸着法を行う際には浴から除去されるか又は破砕される。このように、時間の経過中の各成分の濃度をより速くまたはより遅く減少する。」） 「[0022] After the formation of the protection layer 26, a cap layer 28 is optionally formed on the top surface 26t of the protection layer 26 within the enlarged opening 21". The cap layer 28 could act as a barrier layer to prevent copper in the Cu pillar 22 to diffuse into bonding material, such as solder alloy, that is used to bond the substrate 10 to external features. The prevention of copper diffusion increases the reliability and bonding strength of the package. The cap layer 28 may include gold (Au), tin, tin-lead (SnPb), silver, palladium (Pd), indium (In), nickel-palladium-gold (NiPdAu), nickel-gold (NiAu), other similar materials, or alloy by plating methods. The cap layer 28 has a thickness about 1#10 um. In some embodiments, the cap layer 28 is a multi-layers structure including Au, Pd, Ni-base alloy, Au-base alloy, or Pd-base alloy. In some embodiments, the cap layer 28 is a solder layer made of Sn, SnAg, Sn-Pb, SnAgCu (with Cu weight percentage less than 0.3%), SnAgZn, SnZn, SnBi-In, Sn-In, Sn-Au, SnPb, SnCu, SnZnIn, or SnAgSb, etc., formed by plating processes. In some embodiments, the cap layer 28 is a multi-layers structure including a metal layer and a solder layer.」 （当審仮訳：「［００２２］ 保護層２６の形成後、必要に応じて、拡大された開口部２１”内で保護層２６の上面２６ｔに形成されたキャップ層２８を形成する。キャップ層２８は、銅柱２２内を拡散し、基板１０を外部機能に結合するために使用される、はんだ合金のような接合剤中にバリア層として作用することができる。銅の拡散の防止は、パッケージの信頼性および接合強度が増加する。キャップ層２８は、金（Ａｕ）、スズ、スズ－鉛（Ｓｎ―Ｐｂ）、銀、パラジウム（Ｐｄ）、インジウム（Ｉｎ）、ニッケルーパラジウムー金（ＮｉＰｄＡｕ）、ニッケル金（ＮｉＡｕ）、他の類似の物質、又はめっき法によって合金を含んでいてもよい。キャップ層２８は、１－１０μｍ程度の厚さを有する。いくつかの実施形態では、キャップ層２８は、Ａｕ、Ｐｄ、Ｎｉ系合金、Ａｕ系合金、Ｐｄ系合金を含む複層構造でもよい。いくつかの実施形態では、キャップ層２８は、Ｓｎ、ＳｎＡｇ、Ｓｎ―Ｐｂ、ＳｎＡｇＣｕ（銅の重量％は０．３％より小さい）、ＳｎＺｎ、ＳｎＢｉ－Ｉｎ、Ｓｎ―Ｉｎ、Ｓｎ―Ａｕ、ＳｎＰｂ、ＳｎＣｕ、ＳｎＺｎＩｎ、またはＳｎＡｇＳｂなどの半田層を、めっき法により形成されている。いくつかの実施形態では、キャップ層２８は、金属層とはんだ層とを含む複層構造でもよい。」） 「[0023] With reference to FIG. 7, the mask layer 20 is removed, exposing the metallization structure formed in the enlarged opening 21" and the underlying UBM layer 18. In the case the mask layer 20 is a dry film, it may be removed using an alkaline solution. If the mask layer 20 is formed of photoresist, it may be removed using acetone, n-methyl pyrrolidone (NMP), dimethyl sulfoxide (DMSO), aminoethoxy ethanol, and the like.」 （当審仮訳：「［００２３］ 図７を参照すると、マスク層２０が除去され、拡大された開口部２１”とその下のＵＢＭ層１８に形成された金属構造を露出させる。マスク層２０がドライフィルムである場合には、アルカリ溶液を用いて除去することができる。マスク層２０は、フォトレジストで形成した場合には、アセトン、ｎ－メチルピロリドン（ＮＭＰ）、ジメチルスルホキシド（ＤＭＳＯ）、アミノエトキシ、エタノールなどを用いて除去することができる。」） 「[0024] Then as shown in FIG. 8, using the metallization structure as a mask, the exposed portion of the UBM layer 18 is etched to expose a surface region 16s of the underlying polymer layer 16. In an exemplary embodiment, the step of etching the UBM layer 18 is a dry etching or a wet etching. For example, an isotropic wet etching (often referred to as flash etching due to its short duration) using an ammonia-based acid is employed, or a dry etching process, such as standard RIE procedure is employed. Thus the completed bump structure includes the UBM layer 18 formed on the metal pad region 12, the Cu pillar 22 formed on the UBM layer 18, the protection layer 26 on the top surface 22t and the sidewall surface 22s of the Cu pillar 22, and the optional cap layer 28 on the top surface 26t of the protection layer 26. Since the protection layer 26 is an electrolytic metal layer, ICP or SEM-EDX analysis can reveal that the content of a critical impurity in the protection layer 26 is very low (less than 0.01 wt %). The substrate 10 is then sawed and packaged onto a package substrate, or another die, with solder balls or Cu bumps mounted on a pad on the package substrate or the other die.」 （当審仮訳：「［００２４］ 次に、図８に示すように、金属構造をマスクとして用い、ＵＢＭ層１８の露出部分がエッチングされて、下にあるポリマー層１６の表面領域１６を露出させる。例示的な実施形態では、ＵＢＭ層１８をエッチングする工程は、ドライエッチングまたはウェットエッチングである。例えば、アンモニアをベースとする酸を用いた等方性ウェットエッチング（多くの場合、ウェットエッチング、フラッシュエッチングと称する）を使用するか、またはドライエッチングプロセス、標準的なＲＩＥ手順などが使用される。このように完成したバンプ構造物は、保護層２６の頂面２６ｔ上の金属パッド領域１２上に形成されたＵＢＭ層１８、ＵＢＭ層１８上に形成されたＣｕピラー２２と、上面２２ｔ上に保護層２６、Ｃｕピラー２２の側壁面２２ｓ、及び任意選択のキャップ層２８を備えている。保護層２６は、電解金属層であるので、ＩＣＰまたはＳＥＭ－ＥＤＸ分析は、保護層２６に重大な不純物の含有量が極めて低い（０．０１重量％未満）を明らかにすることができる。その後、基板１０は、切断され、パッケージ基板又は他のダイパッド上に搭載される半田ボールや銅バンプとともに、パッケージ基板又は別のダイ上にパッケージされる。」） 「 ［図：0001405617000001.jpg］ 」 「[0025] The disclosure provides a sidewall protection layer formed of an electrolytic-metal layer to prevent the Cu pillar sidewall from oxidation and increase adhesion between the Cu pillar sidewall and a subsequently formed underfill material. Compared with the conventional immersion Sn method followed by an annealing process, the electroplating method of forming the protection layer on the Cu pillar sidewall prior to the UBM etching step can save process costs, adjust film thickness easily by controlling the electroplating process time, prevent the undercut issues, and overcome the Ni overhanging scheme. Moreover, the bump structure can prohibit the stress from concentrating on some points, and thereby the problems of peeling or delamination from the Cu pillar sidewall are solved.」 （当審仮訳：「［００２５］ 本開示は、酸化からＣｕピラーの側壁をＣｕピラーの側壁およびその後に形成されるアンダーフィル材との密着性を向上させる電解金属層の形成された側壁保護層を提供する。従来の浸漬Ｓｎ法、その後のアニーリング処理により、ＵＢＭエッチングステップの前には、Ｃｕピラーの側壁上に保護層を形成するための電気めっき方法は、工程コストを節減し、めっき処理時間を制御することにより膜厚の調整を容易にして、アンダーカットの問題を防ぐため、オーバーハング方式を克服することができる。また、バンプ構造は、いくつかの点に応力が集中することを抑制し、これにより、Ｃｕピラーの側壁からの剥離または層剥離の問題は解決される。」） （２）引用文献１の認定 特に前記Ｆｉｇ．８を参照しつつ、引用文献１の記載を解釈すると下記の事項が認定できる。 引用文献１［０００１］より、引用文献１には「集積回路」について記載されていると認められる。 同［００１３］より、「基板１０のパッド領域１２」と、「前記基板１０上に形成され、前記パッド領域１２の一部を露出する開口部１５を形成するための不働態化層１４」とが記載されていると認められる。 同［００１４］より、引用文献１には「前記不働態化層１４上に形成され、パターニング後のバンプ形成を可能にするために、前記パッド領域１２の一部を露出する開口部１７を形成するためのポリマー層１６」が記載されていると認められる。 同［００１５］より、引用文献１には「前記ポリマー層１６上、前記パッド領域１２の露出部分上、並びに、前記開口部１７の側壁及び底部の線上に形成されるＵＢＭ層１８」が記載されていると認められる。 同［００１７］より、引用文献１には「開口部２１に形成されたその下の前記ＵＢＭ層１８に接触するように電気めっきにより形成された銅ピラー２２」が記載されていると認められる。 同［００１９］より、引用文献１には「電気めっきにより形成される金属層であって、前記銅ピラー２２の上面２２ｔを覆い、前記銅ピラー２２の側壁面２２ｓと保護層２０との間の空間２４を充填する保護層２６」が記載されていると認められる。 （３） 引用発明 以上より、引用文献１には、 「基板１０のパッド領域１２と、 前記基板１０上に形成され、前記パッド領域１２の一部を露出する開口部１５を形成するための不働態化層１４と、 前記不働態化層１４上に形成され、パターニング後のバンプ形成を可能にするために、前記パッド領域１２の一部を露出する開口部１７を形成するためのポリマー層１６と、 前記ポリマー層１６上、前記パッド領域１２の露出部分上、並びに、前記開口部１７の側壁及び底部の線上に形成されるＵＢＭ層１８と、 開口部２１に形成されたその下の前記ＵＢＭ層１８に接触するように電気めっきにより形成された銅ピラー２２と、 電気めっきにより形成される金属層であって、前記銅ピラー２２の上面２２ｔを覆い、前記銅ピラー２２の側壁面２２ｓと保護層２０との間の空間２４を充填する保護層２６とからなる、 集積回路。」 の発明（以下「引用発明」という。）が記載されている。 ２ 引用文献２ （１）引用文献２の記載 原査定の拒絶の理由に引用された引用文献２には、図面とともに次の事項が記載されている。 「【０００９】 （第１実施形態） 以下、図１～図１６に従って第１実施形態を説明する。 図１に示すように、配線基板１０は、配線構造１１と、配線構造１１の一方の側（ここでは、上側）に積層された配線構造１２と、配線構造１１の他方の側（ここでは、下側）に積層されたソルダレジスト層１３とを有している。配線基板１０の平面形状は、任意の形状及び任意の大きさとすることができる。例えば、配線基板１０の平面形状は、２０ｍｍ×２０ｍｍ～４０ｍｍ×４０ｍｍ程度の正方形状とすることができる。」 「【００２３】 配線構造１２は、絶縁層３１上に積層された配線層５０と、絶縁層６１と、配線層７０と、絶縁層６３と、配線層８０と、絶縁層６５と、配線層９０とが順に積層された構造を有している。配線構造１２の厚さ、具体的には配線構造１２内の全ての絶縁層６１，６３，６５の厚さ（つまり、絶縁層３１の上面３１Ａから絶縁層６５の上面までの厚さ）は、例えば、２０～４０μｍ程度とすることができる。」 「【００４５】 配線層９０は、絶縁層６５の上面に積層されている。配線層９０は、配線層８０と電気的に接続されている。この配線層９０は、貫通孔６５Ｘ内に充填されたビア配線と、絶縁層６５の上面から突出するパッドＰ１とを有している。 【００４６】 配線層９０は、貫通孔６５Ｘの内面及び貫通孔６５Ｘ周辺の絶縁層６５の上面を連続的に被覆する金属膜９２と、その金属膜９２の上面を被覆する金属膜９３とが順に積層されたシード層９１と、そのシード層９１（金属膜９３）の上面を被覆する金属層９４とを有している。金属膜９２，９３及び金属層９４の材料としては、例えば、金属膜５２，５３及び金属層５４とそれぞれ同様の材料を用いることができる。 【００４７】 パッドＰ１の平面形状は、任意の形状及び任意の大きさとすることができる。例えば、パッドＰ１の平面形状は、直径が２０～３０μｍ程度の円形状とすることができる。パッドＰ１のピッチは、例えば、４０～６０μｍ程度とすることができる。このパッドＰ１は、半導体チップ等の電子部品と電気的に接続するための電子部品搭載用のパッドとして機能する。 【００４８】 なお、必要に応じて、パッドＰ１の表面（上面及び側面、又は上面のみ）に表面処理層を形成するようにしてもよい。表面処理層の例としては、金（Ａｕ）層、ニッケル（Ｎｉ）層／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）、Ｎｉ層／パラジウム（Ｐｄ）層／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）などを挙げることができる。これらＮｉ層、Ａｕ層、Ｐｄ層としては、例えば、無電解めっき法により形成された金属層（無電解めっき金属層）を用いることができる。また、Ｎｉ層はＮｉ又はＮｉ合金からなる金属層、Ａｕ層はＡｕ又はＡｕ合金からなる金属層、Ｐｄ層はＰｄ又はＰｄ合金からなる金属層である。また、パッドＰ１の表面（上面及び側面、又は上面のみ）に、ＯＳＰ（Organic Solderability Preservative）処理などの酸化防止処理を施して表面処理層を形成するようにしてもよい。」 「【００５３】 次に、図３に従って、半導体装置１００の構造について説明する。 半導体装置１００は、配線基板１０と、一つ又は複数の半導体チップ１０１と、アンダーフィル樹脂１０５と、外部接続端子１０６とを有している。 【００５４】 半導体チップ１０１は、配線基板１０にフリップチップ実装されている。すなわち、半導体チップ１０１の回路形成面（ここでは、下面）に配設されたバンプ１０２を、配線基板１０のパッドＰ１に接合することにより、半導体チップ１０１は、バンプ１０２を介して配線層９０と電気的に接続されている。 【００５５】 半導体チップ１０１としては、例えば、ＣＰＵ（Central Processing Unit）チップやＧＰＵ（Graphics Processing Unit）チップなどのロジックチップを用いることができる。また、半導体チップ１０１としては、例えば、ＤＲＡＭ（Dynamic Random Access Memory）チップ、ＳＲＡＭ（Static Random Access Memory）チップやフラッシュメモリチップなどのメモリチップを用いることもできる。なお、配線基板１０に複数の半導体チップ１０１を搭載する場合には、ロジックチップとメモリチップとを組み合わせて配線基板１０に搭載するようにしてもよい。 【００５６】 半導体チップ１０１の大きさは、例えば、平面視で３ｍｍ×３ｍｍ～１２ｍｍ×１２ｍｍ程度とすることができる。また、半導体チップ１０１の厚さは、例えば、５０～１００μｍ程度とすることができる。 【００５７】 バンプ１０２としては、例えば、金バンプやはんだバンプを用いることができる。はんだバンプの材料としては、例えば、鉛（Ｐｂ）を含む合金、錫（Ｓｎ）とＡｕの合金、ＳｎとＣｕの合金、Ｓｎと銀（Ａｇ）の合金、ＳｎとＡｇとＣｕの合金等を用いることができる。 【００５８】 アンダーフィル樹脂１０５は、配線基板１０と半導体チップ１０１との隙間を充填するように設けられている。アンダーフィル樹脂１０５の材料としては、例えば、エポキシ系樹脂などの絶縁性樹脂を用いることができる。 【００５９】 外部接続端子１０６は、配線基板１０の外部接続用パッドＰ２上に形成されている。この外部接続端子１０６は、例えば、図示しないマザーボード等の実装基板に設けられたパッドと電気的に接続される接続端子である。外部接続端子１０６としては、例えば、はんだボールやリードピンを用いることができる。なお、本例では、外部接続端子１０６として、はんだボールを用いている。」 【図２】 「 ［図：0001405617000002.jpg］ 」 【図３】 「 ［図：0001405617000003.jpg］ 」 （２）引用文献２記載技術 引用文献２【０００９】より、引用文献２には「構造１２を有する配線基板１０」が記載されていると認められる。 同【００２３】及び図２より、引用文献２には「前記配線構造１２は、絶縁層３１上に積層された配線層５０と、絶縁層６１と、配線層７０と、絶縁層６３と、配線層８０と、絶縁層６５と、配線層９０とが順に積層された構造を有」することが記載されていると認められる。 同【００４５】～【００４６】及び図２，３より、引用文献２には「前記配線層９０は、前記絶縁層６５の上面に積層され、貫通孔６５Ｘ内に充填されたビア配線と、前記絶縁層６５の上面から突出するパッドＰ１とを有し、前記貫通孔６５Ｘの内面及び前記貫通孔６５Ｘ周辺の前記絶縁層６５の上面を連続的に被覆する金属膜９２と、前記金属膜９２の上面を被覆する金属膜９３とが順に積層されたシード層９１と、前記のシード層９１（金属膜９３）の上面を被覆する金属層９４とを有」することが記載されていると認められる。 以上より、引用文献２には、 「配線構造１２を有する配線基板１０であって、 前記配線構造１２は、絶縁層３１上に積層された配線層５０と、絶縁層６１と、配線層７０と、絶縁層６３と、配線層８０と、絶縁層６５と、配線層９０とが順に積層された構造を有し、 前記配線層９０は、前記絶縁層６５の上面に積層され、貫通孔６５Ｘ内に充填されたビア配線と、前記絶縁層６５の上面から突出するパッドＰ１とを有し、前記貫通孔６５Ｘの内面及び前記貫通孔６５Ｘ周辺の前記絶縁層６５の上面を連続的に被覆する金属膜９２と、前記金属膜９２の上面を被覆する金属膜９３とが順に積層されたシード層９１と、前記のシード層９１（金属膜９３）の上面を被覆する金属層９４とを有している、 配線基板１０。」 の技術（以下「引用文献２記載技術」という。）が記載されている。 ３ 引用文献４ （１）引用文献４の記載 原査定の拒絶の理由に引用された引用文献４には、図面とともに次の事項が記載されている。 「[0015] Embodiments discussed herein may be discussed in a specific context, namely a conductive external connector, such as a pillar with solder thereon, formed on a substrate, such as an integrated circuit die, and methods of forming such a conductive connector. Other embodiments contemplate other applications, such as on a package component or the like, that would be readily apparent to a person of ordinary skill in the art upon reading this disclosure. It should be noted that embodiments discussed herein may not necessarily illustrate every component or feature that may be present in a structure. For example, multiples of a component may be omitted from a figure, such as when discussion of one of the component may be sufficient to convey aspects of the embodiment. Further, method embodiments discussed herein may be discussed as being performed in a particular order; however, other method embodiments may be performed in any logical order.」 （当審仮訳：「［００１５］ ここで議論する実施形態は、具体的な文脈、つまり、集積回路ダイのような基板上に形成され、その上に半田が形成された柱のような導電性の外部コネクタ、及び、このような導電性コネクタを形成する方法で議論されることができる。他の実施形態は、この開示を読むことで当業者には明らかであろうが、パッケージ・コンポーネント等のような、他の用途を意図している。なお、ここで説明する実施例は構造中に存在し得るすべてのコンポーネント又は特徴を示しているとは限らないことに留意されたい。例えば、ある一つのコンポーネントの議論が実施例の態様を伝える際に効果的であるときなど、コンポーネントの複合は図から省略されるだろう。さらに、本明細書に述べる方法の実施形態は、特定の順序で実行されるものとして論議されてもよい；しかし、他の方法の実施形態は、任意の論理的順序で実行されてもよい。」） 「[0016] FIGS. 1 through 4 illustrate cross-sectional views of intermediate steps in the manufacturing of a conductive external connector in accordance with some embodiments, and FIG. 5 is a flow chart of the manufacturing of the conductive external connector in accordance with some embodiments. The steps of FIG. 5 will be discussed in the context of the cross-sectional views of FIGS. 1 through 4. The conductive external connector described in the context of the following illustrated embodiment is a metal pillar with solder on the metal pillar. Other embodiments can include different pillar structures, different materials, or the like.」 （当審仮訳：「［００１６］ 図１～図４は、いくつかの実施形態による、導電性コネクタの製造の中間段階の断面図を示し、図５は、一部の実施形態による、導電性コネクタの製造のフローチャートである。図５のステップは、図１～図４の断面図に関連して説明する以下の例示の実施例の文脈で説明した導電性コネクタは、金属ピラー上にはんだを用いた金属ピラーである。他の実施形態は、異なる柱状構造、異なる材料、等を含むことができる。」） 「[0017] In FIG. 1 and in step 100 of FIG. 5, a substrate 50 with a conductive pad 52 exposed through one or more dielectric layer 54 and 56 is provided. In the illustrated embodiment, the substrate 50 is an integrated circuit die, which may further be a part of a wafer (e.g., before singulation). The substrate 50 can include a semiconductor substrate, such as a bulk semiconductor substrate, a semiconductor-on-insulator (SOI) substrate, a multi-layered or gradient substrate, or the like. The semiconductor of the semiconductor substrate may include any semiconductor material, such as elemental semiconductor like silicon, germanium, or the like; a compound or alloy semiconductor; the like; or a combination thereof. The semiconductor substrate may further be a wafer, for example, which may further be a bulk silicon wafer. Devices, such as transistors, diodes, capacitors, resistors, etc., may be formed in and/or on the semiconductor substrate, and may be interconnected by interconnect structures formed by, for example, metallization patterns in one or more dielectric layers on the semiconductor substrate to form the integrated circuit of the integrated circuit die.」 （当審仮訳：「［００１７］ 図１に、図５のステップ１００において、１つ以上の誘電体層５４及び５６を介して露出された導電パッド５２と基板５０が設けられている。図示の実施形態では、基板５０は、集積回路のダイ、ウエハ（例えば、個片化前）の部分であってもよい。基板５０は、半導体基板、バルク半導体基板、セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板、多層または傾斜基板、等を含むことができる。半導体基板の半導体は、任意の半導体材料は、元素半導体等、シリコン、ゲルマニウムなどのような化合物または合金半導体など；またはこれらの組み合わせを含むことができる。さらに、半導体基板は、例えば、バルクシリコンウエハであるウェハであってもよい。トランジスタ、ダイオード、コンデンサ、抵抗器などのようなデバイスは、半導体基板内及び／または基板上に形成され、例えば、半導体基板上に１つ以上の誘電体層に金属化パターンによって形成された相互接続構造によって相互接続された集積回路ダイの集積回路を形成することができる。」） 「[0018] A conductive pad 52 is on the substrate 50. The conductive pad 52 may be formed over and in electrical contact with the interconnect structure in the substrate 50 in order to provide an external connection to the integrated circuit of the integrated circuit die. The conductive pad 52 may be on what may be referred to as an active side of the substrate 50 (or integrated circuit die). In some embodiments, the conductive pad 52 may be formed on, for example, a surface of an uppermost dielectric layer of the substrate 50. The conductive pad 52 may include a thin seed layer with a conductive material over the seed layer. The seed layer can include copper, titanium, nickel, gold, tin, the like, or a combination thereof deposited by Physical Vapor Deposition (PVD) or the like. The conductive material of the conductive pad 52 may be aluminum, copper, tungsten, silver, gold, tin, the like, or a combination thereof deposited by an electro-chemical plating process, Chemical Vapor Deposition (CVD), PVD, Atomic Layer Deposition (ALD), the like, or a combination thereof.」 （当審仮訳：「［００１８］ 導電性パッド５２は基板５０上に形成される。集積回路ダイの集積回路への外部接続を提供するために、導電性パッド５２は、基板５０における配線構造と電気的に接触して形成されてもよい。導電性パッド５２は基板５０の能動面（集積回路ダイ）と呼ぶことができるものであってもよい。いくつかの実施形態では、導電性パッド５２は、例えば、基板５０の最上誘電体層の表面上に形成することができる。導電性パッド５２は、シード層の上に導電性材料の薄いシード層を含むことができる。シード層は、物理蒸着法（ＰＶＤ）等によって析出される銅、チタン、ニッケル、金、錫、など、またはこれらの組み合わせを含むことができる。導電性パッド５２の導電材料は、電気化学めっきプロセスによって析出された、アルミニウム、銅、タングステン、銀、金、錫、など、またはこれらの組み合わせで、化学蒸着法（ＣＶＤ）、物理的蒸着（ＰＶＤ）、原子層成長（ＡＬＤ）等、又はそれらの組合せであってもよい。」） 「[0021] An Under Bump Metallurgy (UBM) is then formed on the second dielectric layer 56, along surfaces of the opening through the second dielectric layer 56, and on the exposed portion of the conductive pad 52. In some embodiments, the UBM is a metal layer, which may be a single layer or a composite layer comprising a plurality of sub-layers formed of different materials, and may be deposited using PVD or the like.」 （当審仮訳：「［００２１］ 次いで、第２の誘電体層５６上に、第２の誘電体層５６を貫通する開口部の表面に沿って、導電性パッド５２の露出された部分上にあるアンダーバンプメタラージ（ＵＢＭ）が形成される。いくつかの実施形態において、ＵＢＭ金属層、単層、または異なる材料の複数のサブ層を含む複合層とすることができ、ＰＶＤ法等を用いて成長することができる。」） 「[0022] In the illustrated embodiment and in step 102 of FIG. 5, the formation of the UBM includes forming an adhesion layer 58 at least on the conductive pad 52. The adhesion layer 58 is formed on the second dielectric layer 56, along surfaces of the opening through the second dielectric layer 56, and on the exposed portion of the conductive pad 52, as illustrated in FIG. 1. The adhesion layer 58, in some embodiments, is titanium (Ti), titanium tungsten (TiW), or the like deposited by PVD or the like.」 （当審仮訳：「［００２２］ 図示の実施形態では、図５のステップ１０２では、ＵＢＭの形成は、少なくとも導電性パッド５２上に接着層５８を形成することを含む。接着層５８は、第２の誘電体層５６上に形成され、第２の誘電体層５６を貫通する開口部の表面に沿って、導電性パッド５２の露出部分の上に、図１に示すようになる。接着層５８は、ある実施形態では、ＰＶＤ法により析出されたチタン（Ｔｉ）、チタンタングステン（ＴｉＷ）などである。」） 「[0023] Further in the illustrated embodiment and in step 104 of FIG. 5, the formation of the UBM further includes forming a seed layer 60 on the adhesion layer 58. The seed layer 60, in some embodiments, is copper (Cu) or the like deposited by PVD or the like.」 （当審仮訳：「［００２３］ さらに、図示の実施形態では、図５のステップ１０４では、ＵＢＭの形成は、さらに、接着層５８上にシード層６０を形成することを含む。シード層６０は、ある実施形態では、ＰＶＤ法により析出された銅（Ｃｕ）等である。」） 「[0024] Then in FIG. 1 and in step 106 of FIG. 5, a photoresist 62 is deposited and patterned on the UBM (e.g., on the seed layer 60) as a mask. The photoresist 62 may be formed by spin coating or the like and may be exposed to light for patterning. The pattern of the photoresist 62 corresponds to a pattern of the conductive external connector that will be formed. The patterning forms an opening 64 through the photoresist 62 to expose the UBM (e.g., the seed layer 60).」 （当審仮訳：「［００２４］ 次に、図１に、図５のステップ１０６において、マスクとしてＵＢＭ（シード層６０上）に成長し、パターニングしてフォトレジスト６２を形成する。フォトレジスト６２は、スピンコート法などによって形成することができ、パターニングのために光に曝露することができる。フォトレジスト６２のパターンが形成される導電性の外部コネクタのパターンに対応する。パターニングは、ＵＢＭ（例えば、シード層６０）を露出させるためにフォトレジスト６２を貫通する開口６４を形成する。」） 「[0025] In FIG. 2 and in step 108 of FIG. 5, a pillar 66 of the conductive external connector is plated on the UBM (e.g., the seed layer 60) in the opening 64 of the photoresist 62. In some embodiments, the pillar 66 is a metal pillar, which may be copper (Cu), aluminum (Al), nickel (Ni), gold (Au), silver (Ag), palladium (Pd), the like, or a combination thereof. Additional details of the plating process of step 108 are discussed in further detail with respect to FIGS. 6 through 12. 」 （当審仮訳：「［００２５］ 図２に、図５のステップ１０８において、導電性外部コネクタのピラー６６は、レジスト６２の開口部６４内にＵＢＭ（例えば、シード層６０）上にプレートされる。いくつかの実施形態において、ピラー６６は、金属柱は、銅（Ｃｕ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、金（Ａｕ）、銀（Ａｇ）、パラジウム（Ｐｄ）等、又はそれらの組合せであってもよい。ステップ１０８のめっきプロセスのさらなる詳細は、図６～図１２を参照してさらに詳細に説明される。」） 「[0026] Further in FIG. 2 and in step 110 of FIG. 5, optionally, a barrier layer 68 of the conductive external connector is plated on the pillar 66 in the opening 64 of the photoresist 62. In some embodiments, the barrier layer 68 is a metal layer, which, for example, may reduce or inhibit a reaction between solder and the pillar 66 that can form an inter-metallic compound (IMC). In some embodiments, such as when the pillar 66 is copper, the barrier layer 68 is nickel (Ni) or the like. Additional details of the plating process of step 110 are discussed in further detail with respect to FIGS. 6 through 12. The barrier layer 68 can be omitted in some embodiments.」 （当審仮訳：「［００２６］ また、図２に、図５のステップ１１０において、必要に応じて、導電性の外部コンタクトのバリア層６８はフォトレジスト６２の開口部６４ａにピラー６６上にメッキされる。いくつかの実施形態において、障壁層６８は、金属層、例えば、はんだとの反応および金属間化合物（ＩＭＣ）を形成することができるピラー６６を減少または阻害し得る。いくつかの実施形態において、ピラー６６が銅である場合、バリア層６８は、ニッケル（Ｎｉ）等である。ステップ１１０のめっきプロセスのさらなる詳細は、図６～図１２を参照してさらに詳細に説明されるバリア層６８は省略することができる。」） 「[0027] Further in FIG. 2 and in step 112 of FIG. 5, solder 70 of the conductive external connector is plated on the barrier layer 68 in the opening 64 of the photoresist 62. In some embodiments, the solder 70 is a tin-containing solder, such as having a composition including tin and silver, or the like. The solder 70 may be a lead-free solder material. In some embodiments, the solder 70 has a composition of tin and silver, where the tin is in a range from about 97.7% to about 98.5% of the solder composition, and silver is in a range from about 1.5% to about 2.3% of the solder composition. In some embodiments, the composition of the solder 70 can vary throughout a thickness of the solder 70, such as because of different plating speeds of different elements.」 （当審仮訳：「［００２７］ また、図２に、図５のステップ１１２において、導電性外部コネクタの半田７０は、レジスト６２の開口部６４内にバリア層６８の上にメッキされる。いくつかの実施形態において、はんだ７０は、錫含有半田、錫及び銀等を含有する組成物を有するようなものである。はんだ７０は、鉛フリーはんだ材料であってもよい。いくつかの実施形態において、はんだ７０には、スズと銀の組成を有し、スズがはんだ組成物の約９７．７％～約９８．５％の範囲内であると、銀は、はんだ組成物の約１．５％～約２．３％の範囲である。いくつかの実施形態では、はんだ７０の組成は、ソルダレジスト７０の厚さ、異なる要素の異なるめっき速度のため、このように全体で変動することができる。」） 「[0028] By plating the solder 70 in accordance with some embodiments, as will be discussed in further detail with respect to FIGS. 6 through 12, a shell 72 is formed along sidewalls of the barrier layer 68 and/or pillar 66. The shell 72 can be a tin-containing material. In some embodiments, the shell 72 has a composition of tin and silver, where the tin is in a range from about 97.7% to about 98.5% of the shell composition, and silver is in a range from about 1.5% to about 2.3% of the shell composition. In some embodiments, a composition of the shell 72 may have a slightly higher percentage of silver than the composition of the solder 70, such as because silver can plate to the sidewall of the pillar 66 at a higher rate, such as when the pillar 66 is copper.」 （当審仮訳：「［００２８］ いくつかの実施形態によれば、はんだ７０をめっき処理することにより、図６～図１２を参照してさらに詳細に説明するように、バリア層６８及び／又はピラー６６の側壁に沿って形成されるシェル７２を含む。シェル７２は、スズ含有材料とすることができる。いくつかの実施形態では、シェル７２は、スズと銀の組成を有し、スズは、シェル組成物の約９７．７％～約９８．５％の範囲内であると、銀は、シェル組成物の約１．５％～約２．３％の範囲である。いくつかの実施形態では、外殻７２の組成は、はんだ７０の組成よりも銀のパーセンテージがわずかに高い、銀板から高い速度で柱６６の側壁に、ピラー６６が銅である場合などであってもよい。」） 「[0029] In FIG. 3 and in step 114, the photoresist 62 is removed. The photoresist 62 can be removed by using any acceptable ashing or stripping process, such as an oxygen plasma ashing, or the like.」 （当審仮訳：「［００２９］ 図３において、ステップ１１４では、フォトレジスト６２を除去する。フォトレジスト６２は、任意の許容されるアッシングまたはストリップ工程を用いて除去することができる、酸素プラズマアッシングなどにより形成されうる。」） 「[0030] Further in FIG. 3 and in step 116, the UBM (e.g., the seed layer 60 and the adhesion layer 58) is etched to remove portions of the UBM that do not underlie the pillar 66. After removal of the photoresist 62, a portion of the seed layer 60 that is not underlying the pillar 66 will be exposed. This exposed portion of the seed layer 60 and a corresponding underlying portion of the adhesion layer 58 are etched using an appropriate etch process. For example, a wet etch selective to materials of the seed layer 60 and the adhesion layer 58, such as a hydrochloric acid (HCl) etch, can be used.」 （当審仮訳：「［００３０］ また図３では、ステップ１１６で、ＵＢＭ（例えば、シード層６０及び密着層５８）は、エッチングされたピラー６６の下に位置しないＵＢＭの部分が除去される。フォトレジスト６２を除去した後、ピラー６６の下にないシード層６０の一部が露出することになる。シード層６０の露出した部分と接着層５８の対応する下にある部分は、適切なエッチングプロセスを用いてエッチングされる。例えば、塩酸（ＨＣｌ）エッチングのような、シード層６０及び密着層５８の材料に選択的な湿式エッチングを使用することができる。」） 「[0031] As shown in FIG. 3, the sidewall of the barrier layer 68 and pillar 66 can have a first dimension D1 (e.g., a height) from a top surface of the UBM (e.g., the seed layer 60) to a top surface of the barrier layer 68. Further, the shell 72 extends a second dimension D2 from the top surface of the barrier layer 68 and along the sidewall of the barrier layer 68 and pillar 66. The second dimension D2 can be in a range from about 5% to about 100% of the first dimension D1, such as in a range from about 5% to about 10% of the first dimension D1. The shell 72 extends from the top surface of the barrier layer 68 a distance below an interface between the barrier layer 68 and the pillar 66. In some examples, the first dimension D1 is in a range from about 40 μm to about 70 μm, and the second dimension D2 is in a range from about 1 μm to about 15 μm.」 （当審仮訳：「［００３１］ 図３に示すように、バリア層６８および柱６６の側壁は、ＵＢＭ（シード層６０）の上面にバリア層６８の上面から第１の寸法（例えば、高さ）を有することができる。また、シェル７２は、バリア層６８の上部表面から、バリア層６８及び柱６６の側壁に沿った第２の寸法Ｄ２を延長する。第２寸法Ｄ２は第１寸法Ｄ１の約５％～約１００％の範囲であることができ、第１の寸法Ｄ１の約５％～約１０％の範囲である。シェル７２は、バリア層６８の上部表面から延びてバリア層６８と柱体６６との境界面からの距離である。いくつかの例では、第１の寸法Ｄ１は約４０μｍから約７０μｍの範囲であり、第２の寸法Ｄ２は約１μｍから約１５μｍまでの範囲である。」） 「[0032] In some embodiments, at least a portion of the UBM (e.g., the seed layer 60) and the pillar 66 are the same materials, for example, copper. In these embodiments, the etch process to remove exposed portions of the UBM can also etch exposed portions of the pillar 66 below the shell 72. This etching of the pillar 66 can result in an undercut portion 74 (identified by the dashed line) of the pillar 66 below the shell 72 being removed. During the etching, the shell 72 can protect the pillar 66 from being etched where the shell 72 covers the pillar 66. Accordingly, a lower portion of the pillar 66 can have a third dimension D3 (e.g., width) that is smaller than a fourth dimension D4 (e.g., width) of an upper portion of the pillar 66. In other embodiments, the pillar 66 is not etched during the etching of the UBM. In some examples, the third dimension D3 is in a range from about 38 μm to about 68 μm, and the fourth dimension D4 is in a range from about 40 μm to about 70 μm.」 （当審仮訳：「［００３２］ いくつかの実施形態では、ＵＢＭ層（例えば、層６０）と、ピラー６６の少なくとも一部分は、同一の材料、例えば銅である。これらの実施形態では、ＵＢＭの露出部分を除去するためにエッチングプロセスはまた、シェル７２の下方のピラー６６の露出した部分をエッチングすることができる。このピラー６６のエッチングはシェル７２の下方のピラー６６が除去されてアンダーカット部分７４（破線によって示される）が得られる。シェル７２は、ピラー６６を覆うので、このエッチングの際には、シェル７２は、ピラー６６がエッチングされるのを防ぐことができる。ピラー６６の下部でピラー６６の上端部の第４の寸法（例えば、幅）よりも小さい第３寸法Ｄ３（例えば、幅）を有することができる。他の実施形態において、ピラー６６は、ＵＢＭをエッチングする際にエッチングされない。いくつかの例では、第３の寸法Ｄ３は約３８μｍから約６８μｍまでの範囲にあり、第４の寸法Ｄ４は、約４０μｍから約７０μｍの範囲である。」） 【図４】 「 ［図：0001405617000004.jpg］ 」 （２）引用文献４記載技術 引用文献４［００１７］より、引用文献４には「集積回路のダイである基板５０」が記載されていると認められる。 同［００２１］より、引用文献４には「第２の誘電体層５６上に、前記第２の誘電体層５６を貫通する開口部の表面に沿って、導電性パッド５２の露出された部分上にあるアンダーバンプメタラージ（ＵＢＭ）が形成され」ることが記載されていると認められる。 同［００２５］より、引用文献４には「導電性外部コネクタのピラー６６は、レジスト６２の開口部６４内に前記ＵＢＭ（例えば、シード層６０）上にプレートされ」ることが記載されていると認められる。 同［００２６］より、引用文献４には「導電性の外部コンタクトのバリア層６８はフォトレジスト６２の開口部６４ａに前記ピラー６６上にメッキされ」ることが記載されていると認められる。 同［００３０］より、引用文献４には「前記ＵＢＭ（例えば、前記シード層６０及び密着層５８）は、エッチングされた前記ピラー６６の下に位置しない前記ＵＢＭの部分が除去され」、「前記シード層６０の露出した部分と前記接着層５８の対応する下にある部分は、適切なエッチングプロセスを用いてエッチングされ」ることが記載されていると認められる。 同［００３２］より、引用文献４には「前記ピラー６６のエッチングはシェル７２の下方の前記ピラー６６が除去されてアンダーカット部分７４が得られる」ことが記載されていると認められる。 以上より、引用文献４には、 「集積回路のダイである基板５０であって、 第２の誘電体層５６上に、前記第２の誘電体層５６を貫通する開口部の表面に沿って、導電性パッド５２の露出された部分上にあるアンダーバンプメタラージ（ＵＢＭ）が形成され 導電性外部コネクタのピラー６６は、レジスト６２の開口部６４内に前記ＵＢＭ（例えば、シード層６０）上にプレートされ、 導電性の外部コンタクトのバリア層６８はフォトレジスト６２の開口部６４ａに前記ピラー６６上にメッキされ、 前記ＵＢＭ（例えば、前記シード層６０及び密着層５８）は、エッチングされた前記ピラー６６の下に位置しない前記ＵＢＭの部分が除去され、 前記シード層６０の露出した部分と前記接着層５８の対応する下にある部分は、適切なエッチングプロセスを用いてエッチングされ、 前記ピラー６６のエッチングはシェル７２の下方の前記ピラー６６が除去されてアンダーカット部分７４が得られる、 基板５０。」 の技術（以下「引用文献４記載技術」という。）が記載されている。 ４ 引用文献５ （１）引用文献５の記載 原査定の拒絶の理由に引用された引用文献５には、図面とともに次の事項が記載されている。 「【０００１】 本発明は、配線の形成方法に関し、特に、シード層の上面に設けられた配線の形成方法に関する。」 「【００２０】 次いで、図１０に示す工程では、めっき膜１７の側面１７Ｂ及び上面１７Ａを覆うように、第２のレジスト膜１９を形成する（第２のレジスト膜形成工程）。具体的には、第２のレジスト膜１９は、例えば、液状レジスト又はドライフィルムレジストを図９に示す構造体の上面側に配置した後、液状レジスト又はドライフィルムレジストを露光・現像処理することで形成する。 【００２１】 液状レジストを用いて第２のレジスト膜１９を形成する場合、めっき膜１７が押圧されることがないため、配線１０の母材となるめっき膜１７が損傷することを防止できる。 【００２２】 また、ドライフィルムレジストを用いて第２のレジスト膜１９を形成する場合、ドライフィルムレジストはシート状のレジストであるため、扱い易い。 【００２３】 第２のレジスト膜１９は、後述する図１１に示す工程において、第２のレジスト膜１９に覆われていない部分のシード層１２（不要な部分のシード層１２）を除去する際のエッチングにより、配線１０の母材となるめっき膜１７がエッチングされることを防止するための膜である。 【００２４】 このように、不要な部分のシード層１２を除去する前に、めっき膜１７の側面１７Ｂ及び上面１７Ａを覆う第２のレジスト膜１９を形成することにより、後述するシード層除去工程（図１１参照）において、めっき膜１７の側面１７Ｂ及び上面１７Ａがエッチングされることがなくなるため、配線１０の厚さ及び幅を略所定の厚さ及び幅（設計上の配線１０の厚さ及び幅）にすることができる。 【００２５】 また、第２のレジスト膜１９は、めっき膜１７の下部の逆テーパー形状とされた部分を充填するように形成されるため、めっき膜１７の幅よりもシード層の幅が狭くなることを防止できる。これにより、不要な部分のシード層１２を除去する際のエッチング時間を長くして、確実に不要な部分のシード層１２を除去することができる。特に、粗化された絶縁層１１の上面１１Ａの表面粗さが粗い場合に有効である。 【００２６】 さらに、第２のレジスト膜１９の厚さは、シード層除去工程後に、めっき膜１７の側面１７Ｂ及び上面１７Ａに第２のレジスト膜１９が残るような厚さにするとよい。これにより、シード層除去工程後において、側面１７Ｂ及び上面１７Ａに対応する部分のめっき膜１７がエッチングされることを確実に防止することができる。 【００２７】 次いで、図１１に示す工程では、第２のレジスト膜１９から露出された部分のシード層１２（不要な部分のシード層１２）を除去する（シード層除去工程）。具体的には、例えば、ウエットエッチングにより、不要な部分のシード層１２を除去する。このとき、先に説明したように、めっき膜１７の側面１７Ｂ及び上面１７Ａには第２のレジスト膜１９が形成されているため、不要な部分のシード層１２を除去する際に使用するエッチング液により、めっき膜１７がエッチングされることはない。」 【図１０】 「 ［図：0001405617000005.jpg］ 」 「【００２８】 次いで、図１２に示す工程では、図１１に示す第２のレジスト膜１９を除去する（第２のレジスト膜除去工程）。これにより、シード層１２の上面１２Ａに配線１０が形成される。」 【図１１】 「 ［図：0001405617000006.jpg］ 」 （２）引用文献５記載技術 以上（特に【００２４】）より、引用文献５には、 「不要な部分のシード層１２を除去する前に、めっき膜１７の側面１７Ｂ及び上面１７Ａを覆う第２のレジスト膜１９を形成することにより、シード層除去工程において、めっき膜１７の側面１７Ｂ及び上面１７Ａがエッチングされることがなくなるため、配線１０の厚さ及び幅を略所定の厚さ及び幅（設計上の配線１０の厚さ及び幅）にすることができる、 シード層の上面に設けられた配線の形成方法。」 の技術（以下「引用文献５記載技術」という。）が記載されている。 第５ 本願発明１について １ 本願発明１と引用発明の対比 引用発明の「集積回路」は半導体基板上に回路等を形成するものであるから、前記集積回路と本願発明の「配線基板」とでは、「基板」である点で共通する。 引用発明の「基板１０のパッド領域１２」は技術常識より、半導体回路の配線のうち、外部接続のための端といえるから、引用発明のパッド領域１２の存在する層は、後記する相違点を除いて、本願発明１の「配線層」に対応する。 ポリマーは絶縁物質であり、引用発明のポリマー層１６は、直接又は不働態化層１４を介してパッド領域１２及び基板１０を被覆しているといえるから、引用発明の「前記不働態化層１４上に形成され、パターニング後のバンプ形成を可能にするために、前記パッド領域１２の一部を露出する開口部１７を形成するためのポリマー層１６」は、本願発明１の「前記配線層を被覆し、前記配線層の上面の一部を露出する開口部を有する絶縁層」に対応する。 引用発明のＵＢＭ層１８から銅ピラーがメッキにより形成されることから、引用発明の「前記ポリマー層１６上、前記パッド領域１２の露出部分上、並びに、前記開口部１７の側壁及び底部の線上に形成されるＵＢＭ層１８」は、「前記開口部の内面及び前記絶縁層の上面を連続して被覆するシード層」に対応する。 引用発明の「前記開口部２１に形成されたその下の前記ＵＢＭ層１８に接触するように電気めっきにより形成された銅ピラー２２」は、本願発明１の「電解銅めっき層からなり、前記シード層よりも内側の前記開口部を充填する金属層」及び「電解銅めっき層からなり、前記絶縁層の上面に形成された前記シード層上及び前記金属層の上面に形成された金属ポスト」に対応する。 引用発明の「電気めっきにより形成される金属層であって、前記銅ピラー２２の上面２２ｔを覆い、前記銅ピラー２２の側壁面２２ｓと保護層２０との間の空間２４を充填する保護層２６」は、本願発明１の「前記金属ポストの上面全面を被覆する上面部と、前記金属ポストの側面全面を被覆する側面部とを有しており、前記シード層の外側面を露出するように形成された外装めっき層」に対応する。 してみれば、本願発明１と引用発明とでは、以下の点で一致及び相違する。 （１）一致点 「配線層と、 前記配線層を被覆し、前記配線層の上面の一部を露出する開口部を有する絶縁層と、 前記開口部の内面及び前記絶縁層の上面を連続して被覆するシード層と、 電解銅めっき層からなり、前記シード層よりも内側の前記開口部を充填する金属層と、 電解銅めっき層からなり、前記絶縁層の上面に形成された前記シード層上及び前記金属層の上面に形成された金属ポストと、 前記金属ポストの上面全面を被覆する上面部と、前記金属ポストの側面全面を被覆する側面部とを有しており、前記シード層の外側面を露出するように形成された外装めっき層と、を有する 基板。」 （２）相違点 ア 相違点１ 本願発明１は、配線基板に関するものであるのに対し、引用発明は、集積回路に関するものである点。 イ 相違点２ 本願発明１は、「前記シード層の外側面は、前記側面部の外側面よりも前記金属ポストの内側に後退しており、 前記側面部の下端の一部が前記シード層と接触しているとともに、前記側面部の下端の他部が前記シード層から露出している」のに対し、引用発明のＵＢＭ層には、そのような特定はない点。 ２ 判断 （１）相違点２ 事案に鑑み、まず、前記相違点２について検討する。 引用文献４記載技術は、集積回路のダイである基板５０に係るものであって、シード層６０を含むＵＢＭのエッチングにより、シェル７２の下部のピラー６６はアンダーカットされた部分を含むものである。しかしながら、図４より、前記シェル７２はシード層６０には触れないものであり、本願発明の「前記側面部の下端の一部が前記シード層と接触しているとともに、前記側面部の下端の他部が前記シード層から露出している」に対応する構成は存在せず、それを示唆するものでもない。 引用文献５記載技術は、配線１０の厚さ及び幅を略所定の厚さ及び幅（設計上の配線１０の厚さ及び幅）にすることができることが記載されているものの、本願発明の「前記側面部の下端の一部が前記シード層と接触しているとともに、前記側面部の下端の他部が前記シード層から露出している」との事項を示唆するものではない。 してみれば、引用文献４記載技術より、「前記シード層の外側面は、前記側面部の外側面よりも前記金属ポストの内側に後退」することは示唆されているといえるとしても、「前記側面部の下端の一部が前記シード層と接触しているとともに、前記側面部の下端の他部が前記シード層から露出している」ものとすることは、引用文献４，５及びそのほかの引用文献にも示唆されておらず、引用発明を「前記側面部の下端の一部が前記シード層と接触しているとともに、前記側面部の下端の他部が前記シード層から露出している」ものとすることは当業者が容易に想到することができたものとは言えない。 そして、本願発明１は、当該発明特定事項により、「シード層６５が外装めっき層８０の側面部８２の外側面よりも外側に突出することを確実に防止できる。このため、金属ポスト７０が狭ピッチ化された場合であっても、隣り合う金属ポスト７０（外装めっき層８０）同士が短絡することを好適に抑制できる。」（本願明細書【０１３３】）との効果を奏するものと認められる。 よって、本願発明１は（相違点１について検討するまでもなく）、引用発明及び引用文献２，４，５記載技術から当業者が容易に発明をすることができたものと認めることはできない。 （２）相違点１ 次に、相違点１についても検討する。 引用発明の集積回路は、引用文献２記載技術に見られるように、本願発明の配線基板とは密接に関連する分野ではあるものの、その材料や構成は大きく異なるものであり、積極的な動機付けがない限り、集積回路で用いられる技術を配線基板に用いることはできない。そして、引用文献１には、引用発明の技術を配線基板に適用できる旨の記載もなく、また、そのほかに、引用発明を配線基板に適用する動機付けは技術常識を参酌しても認められない。 よって、本願発明１は、引用発明に基づき、当業者が容易に発明をすることができたものと認めることはできない。 （３）小括 よって、本願発明１は、引用発明及び引用文献２，４，５記載技術から当業者が容易に発明をすることができたものと認めることはできない。 第６ 本願発明２－９について 本願発明１を引用し、さらに減縮するものである本願発明２－９についても前記第５と同様であって、引用発明及び引用文献２，４，５記載技術から当業者が容易に発明をすることができたものと認めることはできない。 第７ 本願発明１０－１２について 本願発明１０は、配線基板の製造方法に係る発明であって、「前記シード層をエッチング除去する工程では、前記シード層の外側面を、前記側面部の外側面よりも前記金属ポストの内側に後退させ、前記側面部の下端の一部を前記シード層に接触させるとともに前記側面部の下端の他部を前記シード層から露出させる」との発明特定事項を含むものである。 当該発明特定事項は、本願発明１の引用発明との相違点２に係る「前記シード層の外側面は、前記側面部の外側面よりも前記金属ポストの内側に後退しており」、「前記側面部の下端の一部が前記シード層と接触しているとともに、前記側面部の下端の他部が前記シード層から露出している」との発明特定事項と、「前記シード層の外側面」が、「前記側面部の外側面よりも前記金属ポストの内側に後退」との点、並びに、「前記側面部の下端の一部」を「前記シード層に接触」及び「前記側面部の下端の他部」を「前記シード層から露出」との点で共通している。前記共通点は、前記第５の２（１）で検討したとおり、引用発明及び引用文献２，４，５記載技術から容易に想到することができた事項とは言えないから、本願発明１０は、引用発明及び引用文献２，４，５記載技術から当業者が容易に発明をすることができたものと認めることはできない。 本願発明１０を引用し、さらに減縮するものである本願発明１１，１２についても同様である。 第８ 原査定について 上記第５－７で説示したとおり、本願発明１－１２は、当業者が引用発明及び引用文献２，４，５に記載された技術的事項に基づいて当業者が容易に発明をすることができたものではない。 したがって、原査定を維持することはできない。 第８ むすび 以上のとおり、原査定の理由によっては、本願を拒絶することはできない。 また、他に本願を拒絶すべき理由を発見しない。 よって、結論のとおり審決する。