2020-006598

第２　令和２年２月２５日付けの補正の却下の決定及び原査定の概要

１．令和２年２月２５日付けの補正の却下の決定の概要は以下のとおりである。

令和１年９月１７日付けの補正は，特許請求の範囲の限定的減縮を目的とするものであるが，当該補正後の本願請求項１に係る発明は，引用文献１－２に基づいて，その発明の属する技術の分野における通常の知識を有する者（以下，「当業者」という。）が容易に発明できたものであり，独立特許要件を満たさないから，令和１年９月１７日付けの補正は却下すべきものである。

引用文献等一覧

１．特表２００４－５２４６３９号公報

２．特開２００５－２５１３４８号公報

２　原査定（令和２年２月２５日付け拒絶査定）の概要は次のとおりである。

本願の請求項１に係る発明は，上記引用文献１に基づいて，当業者が容易に発明できたものであるから，特許法第２９条第２項の規定により特許を受けることができない。

第３　本願発明

本願請求項１に係る発明（以下，「本願発明」という。）は，令和２年５月１５日付けの手続補正で補正された特許請求の範囲の請求項１に記載された事項により特定される発明であり，以下のとおりのものである。

「【請求項１】

走査線駆動回路を有し、

前記走査線駆動回路は、第１乃至第６のトランジスタを有し、

前記第１のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、

続きを表示（全27行）

前記第１のトランジスタのソース又はドレインの他方は、走査線と電気的に接続され、

前記第２のトランジスタのソース又はドレインの一方は、第２の配線と電気的に接続され、

前記第２のトランジスタのソース又はドレインの他方は、前記走査線と電気的に接続され、

前記第３のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、

前記第３のトランジスタのゲートは、第３の配線と電気的に接続され、

前記第４のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、

前記第４のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、

前記第４のトランジスタのゲートは、第４の配線と電気的に接続され、

前記第５のトランジスタのソース又はドレインの一方は、第１の信号が供給される第５の配線と電気的に接続され、

前記第５のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、

前記第６のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、

前記第６のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、

前記第６のトランジスタのゲートは、前記第１のトランジスタのゲートと電気的に接続され、

前記第１のトランジスタは、前記第１の配線と前記走査線との導通を制御する機能を有し、

前記第２のトランジスタは、前記第２の配線と前記走査線との導通を制御する機能を有し、

前記第４のトランジスタは、前記第４の配線に入力される信号に応じて、前記第２の配線と前記第１のトランジスタのゲートとの導通を制御する機能を有し、

前記第５のトランジスタは、前記第５の配線と前記第２のトランジスタのゲートとの導通を制御する機能を有し、

前記第６のトランジスタは、前記第２の配線と前記第２のトランジスタのゲートとの導通を制御する機能を有し、

前記第１のトランジスタは、前記第１の配線に入力されるクロック信号を、前記走査線に供給する機能を有し、

前記第４のトランジスタは、前記第１のトランジスタがオフになるような値に、前記第１のトランジスタのゲートの電位を制御する機能を有し、

前記第５のトランジスタは、前記第２のトランジスタがオンになるような値に、前記第２のトランジスタのゲートの電位を制御する機能を有し、

前記第６のトランジスタは、前記第２のトランジスタがオフになるような値に、前記第２のトランジスタのゲートの電位を制御する機能を有すし、

前記第１の配線に入力されるクロック信号がＬレベルである期間において、前記第１の信号がＬレベルである期間を有する表示装置。」

第４　引用文献，引用発明等

１　引用文献１について

ア　本願の原出願日前に頒布され，原査定の拒絶の理由に引用された，特表２００４－５２４６３９号公報（以下，これを「引用文献１」という。）には，図面とともに次の事項が記載されている。（下線は当審により付与。以下同じ。）

ａ　「【技術分野】

【０００１】

本発明は、表示装置のシフトレジスタ及びこれを利用した液晶表示装置に関するものであり、より詳細には、ＡＭＴＦＴ－ＬＣＤ（Ａｃｔｉｖｅ Ｍａｔｒｉｘ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ：アクティブマトリックス薄膜トランジスタ液晶表示装置）のゲートライン駆動回路においてゲートラインをスキャンするためのスキャン信号を発生するためのシフトレジスタ、及びデータラインブロック駆動回路においてデータラインのブロックを選択するためのシフトレジスタに関するものである。」

ｂ　「【背景技術】

【０００２】

最近、情報処理機器は、多様な形態、多様な機能、より高速の情報処理速度を有するように急速に発展している。このような情報処理装置で処理される情報は、電気信号の形態を有する。使用者が情報処理装置で処理された情報を目で確認するためには、インターフェース機能を有するディスプレイ装置を必要とする。

また、最近、ＣＲＴ方式のディスプレイ装置に比べて、軽量、小型でありながら、フルカラー、高解像度化などの特徴を有する液晶表示装置の開発が進んでいる。

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・・・中略・・・

【００１１】

上記した観点から、最近では、ａ－Ｓｉ ＴＦＴ ＬＣＤにおいても、ｐｏｌｙ－Ｓｉ ＴＦＴ ＬＣＤのように、ガラス基板上にデータ駆動回路及びゲート駆動回路をピクセルアレイと同時に形成することにより、組立工程の数を減少させるための技術開発が行われようとしている。

【００１２】

以下の特許文献２は、ガラス基板上に形成されたａ－Ｓｉ ＴＦＴゲート駆動回路に関する技術を開示している。

特許文献２におけるゲート駆動回路のシフトレジスタは、３個のクロック信号を使用する。シフトレジスタの各ステージは、３個のクロック信号のうち、２個のクロック信号を使用し、前段ステージの出力信号が入力されるとイネーブルされ、次段（第２）ステージの出力をフィードバック入力することによりディセーブル状態を維持する。

・・・中略・・・

【発明が解決しようとする課題】

【００１４】

本発明の目的は、プルダウン部の入力ノードを常に電源電圧と結合された状態に維持することにより、長時間使用の経年変化によってａ－Ｓｉ ＴＦＴのスレッショルド電圧が変動したとしても、常に安定した動作が可能であるシフトレジスタを提供することにある。本発明の他の目的は、二つのクロック信号を使用することにより、外部回路と接続するための液晶パネル上の外部接続端子の数を最少化することができる液晶表示装置を提供することにある。」

ｃ　「【００１８】

ここで、第１電源電圧はターンオフ電圧（ＶＯＦＦ、ＶＳＳ）であり、第２電源電圧はターンオン電圧（ＶＯＮ、ＶＤＤ）である。

本発明で、各ステージは、プルダウン部の入力ノードに接続され、出力端子の出力信号に応答して前記プルダウン部の入力ノードに第１電源電圧を接続して前記プルダウン部がターンオンされることを防止する手段をさらに備えることが望ましい。

本発明で、ターンオン防止手段は、ドレインが前記プルダウン部の入力ノードに接続され、ゲートが前記出力端子に接続され、ソースが第１電源電圧に接続されたＮＭＯＳトランジスタにより構成する。」

ｄ　「【００７１】

図１１は、本発明による液晶パネル上に集積されたゲート駆動回路のシフトレジスタに提供される外部接続端子部のレイアウトを示す。このレイアウトにおいて、右側はＴＦＴ側であり、左側はフィルムケーブル側である。図面に示したように、本発明では、シフトレジスタのために５個の外部接続端子、スキャン開始信号入力端子（ＳＴ）、第１クロック信号入力端子（ＣＫ）、第２クロック信号入力端子（ＣＫＢ）、第１電源電圧端子（ＶＯＦＦ又はＶＳＳ）、第２電源電圧端子（ＶＯＮ又はＶＤＤ）のみを必要とする。従って、ガラス基板上に端子部１７２の空間占有率を減少させることができる。」

ｅ　「【実施形態３】

【００９２】

図２０は、本発明の第３実施形態によるシフトレジスタの各ステージの具体回路図を示し、図２１は、上述した図２０によるシフトレジスタの駆動波形を説明するための図面である。

図２０に示すように、本発明の第３実施形態によるシフトレジスタ１７０の各ステージは、プルアップ部１９０、プルダウン部１９２、プルアップ駆動部１９４及びプルダウン駆動部１９６とを含む。

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【００９３】

プルアップ部１９０は、クロック信号入力端子（ＣＫ）にドレインが接続され、第５ノード（Ｎ５）にゲートが接続され、出力端子（ＯＵＴ）にソースが接続されたプルアップＮＭＯＳトランジスタ（Ｍ２）により構成される。

プルダウン部１９２は、出力端子（ＯＵＴ）にドレインが接続され、第６ノード（Ｎ６）にゲートが接続され、ソースが第１電源電圧端子（ＶＳＳ）に接続されたプルダウンＮＭＯＳトランジスタ（Ｍ３）により構成される。

【００９４】

プルアップ駆動部１９４は、キャパシタ（Ｃ）、ＮＭＯＳトランジスタ（Ｍ１、Ｍ４）により構成される。キャパシタ（Ｃ）は、第５ノード（Ｎ５）と出力端子（ＧＯＵＴ）間に接続される。トランジスタ（Ｍ１）は、共通接続されたドレインとゲートが入力信号に接続され、ソースは第５ノード（Ｎ５）を経てプルアップ部１９０の入力ノードに接続されるが、第１ステージである場合には、共通接続されたドレインとゲートは入力信号に接続されるが、第２番目以降のステージである場合には、共通接続されたドレインとゲートは前段ステージの出力端子に接続されて、前端キャリ信号の提供を受ける。トランジスタＭ４はドレインがプルアップ部の入力ノードに接続され、ゲートが次段ステージの出力信号に接続され、ソースが第１電源電圧（ＶＳＳ）に接続される。

【００９５】

プルダウン駆動部１９６は、二つのトランジスタ（Ｍ５、Ｍ６）により構成されてインバータ動作を実施する。トランジスタ（Ｍ５）は、第２電源電圧（ＶＤＤ）にドレインとゲートが共通に結合され、第６ノード（Ｎ６）にソースが接続される。トランジスタ（Ｍ６）は第６ノード（Ｎ６）にドレインが接続され、第５ノード（Ｎ５）にゲートが接続され、ソースが第１電源電圧（ＶＳＳ）に接続される。ここで、トランジスタ（Ｍ５）のサイズは、トランジスタ（Ｍ６）のサイズより約１６倍程度大きく形成される。

【００９６】

動作時、前段ステージの出力信号（ＧＯＵＴ［ｎ－１］）（または、ＳＴＶ）によりキャパシタＣ１が充電されると、トランジスタＭ２のＶGSバイアスがかかって、ターンオン可能状態になり、トランジスタＭ２のドレインのＣＫがハイになると、この電圧がＧＯＵＴ［ｎ］ノードに現れる。このとき、ＧＯＵＴ［ｎ］ノードを基準電位にするキャパシタＣ１によりＣＴ１［ｎ］ノードの電位がレベルシフトされて、ＣＫがハイレベルであるの間にトランジスタＭ２がターンオン状態を維持する。

【００９７】

トランジスタ（Ｍ２）のターンオン状態で、次段ステージのＣＴ１［ｎ＋２］信号をＣＴ信号に印加すると、トランジスタ（Ｍ４）がターンオンされて第５ノード（Ｎ５）が第１電源電圧（ＶＳＳ）レベルに放電される。このとき、トランジスタ（Ｍ２）がターンオン状態である時には、トランジスタ（Ｍ３）が必ずターンオフされなければならない。万一、トランジスタ（Ｍ３）が十分にターンオフされなければ、トランジスタ（Ｍ２）からトランジスタ（Ｍ３）の経路に漏洩電流が発生して消費電力が増加される問題があるからである。

このために、トランジスタ（Ｍ５）とトランジスタ（Ｍ６）は、トランジスタ（Ｍ２）のゲート電圧である第５ノード（Ｎ５）の電圧を反転することにより、トランジスタ（Ｍ２）とトランジスタ（Ｍ３）が同時にターンオンされることを防止することになる。」

ｆ　「【００９８】

図２２は、本発明の第２実施形態によるシフトレジスタを利用したａ－ＴＦＴ ＬＣＤゲート駆動回路を説明するための図面であり、図２３は、本発明の第３実施形態によるシフトレジスタを利用したａ－ＴＦＴ ＬＣＤ ゲート駆動回路を説明するための図面である。

図２２に示すように、上述した図１５に示したステージをゲートライン数以上に従属接続してゲート駆動回路の動作を実行する。しかし、外部入力に全体で５個の転送配線（ＶＤＤ、ＶＳＳ、ＣＫＶ、ＣＫＶＢ、ＳＴＶ）が必要であり、ステージ毎に７個のトランジスタが必要である。このように回路配線とトランジスタの数が多ければ、ａ－ ＴＦＴ ＬＣＤ基板で設計することができる空間の制約が発生する。

・・・中略・・・

【０１０７】

図２５Ａに示した本発明の第２実施形態によると、ＣＴ２レベルがＶＳＳ以上になって、トランジスタＭ３とトランジスタＭ２が同時にターンオンされる状況が発生されて過電流発生になる可能性がある。

しかし、図２５Ｂに示した本発明の第３実施形態によると、トランジスタＭ２がターンオンされる時、ロー状態になるＣＫＢ信号を第２電源電圧（ＶＤＤ）代わりに使用してトランジスタＭ２がターンオンされてＯＵＴ１信号が発生された時、ＣＴ２が必ず第１電源電圧（ＶＳＳ）レベルになるので、トランジスタＭ３をターンオフさせて過電流の発生を除去することができた。」

ｇ　「図２０

」

ｈ　「図２１

」

ｉ　「図２３

」

ｊ　上記ｃには，“第１電源電圧は，ターンオフ電圧（ＶＳＳ）である”ことが記載されている。

ｋ　上記ｄには，“ＣＫ端子は第１クロック信号入力端子であって，ＣＫＢ端子は第２クロック信号入力端子である”ことが記載されている。

ｌ　上記ｅの段落【００９３】，【００９４】，【０１０７】の記載によれば，図２０（上記ｆ）から，

“シフトレジスタの各ステージのための回路は，プルアップＮＭＯＳトランジスタ（Ｍ２），プルダウンＮＭＯＳトランジスタ（Ｍ３），ＮＭＯＳトランジスタ（Ｍ１），ＮＭＯＳトランジスタ（Ｍ４），トランジスタ（Ｍ５），トランジスタ（Ｍ６）を有し，

前記プルアップＮＭＯＳトランジスタ（Ｍ２）のドレインが，第１クロック信号入力端子（ＣＫ）への配線と電気的に接続され，

前記プルアップＮＭＯＳトランジスタ（Ｍ２）のソースが，出力端子（ＧＯＵＴ［ｎ］）と電気的に接続され，

前記プルダウンＮＭＯＳトランジスタ（Ｍ３）のソースが，第１電源電圧端子（ＶＳＳ）への配線と電気的に接続され，

前記プルダウンＮＭＯＳトランジスタ（Ｍ３）のドレインが，前記出力端子（ＧＯＵＴ［ｎ］）への配線と電気的に接続され，

前記ＮＭＯＳトランジスタ（Ｍ１）のドレインは，前記プルアップＮＭＯＳトランジスタ（Ｍ２）のゲートと電気的に接続され，

前記ＮＭＯＳトランジスタ（Ｍ１）のゲートは，前段ステージの出力端子（ＧＯＵＴ［ｎ－１］）への配線と電気的に接続され，

前記ＮＭＯＳトランジスタ（Ｍ４）のソースは，前記第１電源電圧端子（ＶＳＳ）への配線と電気的に接続され，

前記ＮＭＯＳトランジスタ（Ｍ４）のドレインは，前記プルアップＮＭＯＳトランジスタ（Ｍ２）のゲートと電気的に接続され，

前記ＮＭＯＳトランジスタ（Ｍ４）のゲートは，制御端子（ＣＴ）と電気的に接続され，

前記トランジスタ（Ｍ５）のドレインは，第２クロック信号入力端子（ＣＫＢ）への配線と電気的に接続され，

前記トランジスタ（Ｍ５）のソースが，前記プルダウンＮＭＯＳトランジスタ（Ｍ３）のゲートと電気的に接続され，

前記トランジスタ（Ｍ６）のソースが，前記第１電源電圧端子（ＶＳＳ）への配線と電気的に接続され，

前記トランジスタ（Ｍ６）のドレインは，前記プルダウンＮＭＯＳトランジスタ（Ｍ３）のゲートと電気的に接続され，

前記トランジスタ（Ｍ６）のゲートは，前記プルアップＮＭＯＳトランジスタ（Ｍ２）のゲートと電気的に接続されている”，

ことが看取できる。

イ　上記ａないしｌの記載内容（特に，下線部を参照）からすると，上記引用文献１には次の発明（以下，「引用発明」という。）が記載されている。

「ゲートラインをスキャンするためのスキャン信号を発生するためのシフトレジスタからなるゲートライン駆動回路を備える液晶表示装置において，

シフトレジスタの各ステージのための回路は，プルアップＮＭＯＳトランジスタ（Ｍ２），プルダウンＮＭＯＳトランジスタ（Ｍ３），ＮＭＯＳトランジスタ（Ｍ１），ＮＭＯＳトランジスタ（Ｍ４），トランジスタ（Ｍ５），トランジスタ（Ｍ６）を有し，

前記プルアップＮＭＯＳトランジスタ（Ｍ２）のドレインが，第１クロック信号入力端子（ＣＫ）への配線と電気的に接続され，

前記プルアップＮＭＯＳトランジスタ（Ｍ２）のソースが，出力端子（ＧＯＵＴ［ｎ］）への配線と電気的に接続され，

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前記プルダウンＮＭＯＳトランジスタ（Ｍ３）のソースが，第１電源電圧端子（ＶＳＳ）への配線と電気的に接続され，

前記プルダウンＮＭＯＳトランジスタ（Ｍ３）のドレインが，前記出力端子（ＧＯＵＴ［ｎ］）への配線と電気的に接続され，

前記ＮＭＯＳトランジスタ（Ｍ１）のドレインは，前記プルアップＮＭＯＳトランジスタ（Ｍ２）のゲートと電気的に接続され，

前記ＮＭＯＳトランジスタ（Ｍ１）のゲートは，前段ステージの出力端子（ＧＯＵＴ［ｎ－１］）への配線と電気的に接続され，

前記ＮＭＯＳトランジスタ（Ｍ４）のソースは，前記第１電源電圧端子（ＶＳＳ）への配線と電気的に接続され，

前記ＮＭＯＳトランジスタ（Ｍ４）のドレインは，前記プルアップＮＭＯＳトランジスタ（Ｍ２）のゲートと電気的に接続され，

前記ＮＭＯＳトランジスタ（Ｍ４）のゲートは，制御端子（ＣＴ）への配線と電気的に接続され，

前記トランジスタ（Ｍ５）のドレインは，第２クロック信号入力端子（ＣＫＢ）への配線と電気的に接続され，

前記トランジスタ（Ｍ５）のソースが，前記プルダウンＮＭＯＳトランジスタ（Ｍ３）のゲートと電気的に接続され，

前記トランジスタ（Ｍ６）のソースが，前記第１電源電圧端子（ＶＳＳ）への配線と電気的に接続され，

前記トランジスタ（Ｍ６）のドレインは，前記プルダウンＮＭＯＳトランジスタ（Ｍ３）のゲートと電気的に接続され，

前記トランジスタ（Ｍ６）のゲートは，前記プルアップＮＭＯＳトランジスタ（Ｍ２）のゲートと電気的に接続されており，

前記第１電源電圧（ＶＳＳ）はターンオフ電圧である，

液晶表示装置。」

２　引用文献２について

ア　本願の原出願日前に頒布され，原査定の拒絶の理由に引用された特開２００５－２５１３４８号公報（以下，これを「引用文献２」という。）には，図面とともに次の事項が記載されている。

ａ　「【００２８】

図１に示すように、本実施形態に係るシフトレジスタ回路は、周知のフリップフロップ回路と同等の信号保持機能を有する複数段の信号保持ブロック（信号保持手段）ＲＳＡ（１）、ＲＳＡ（２）、ＲＳＡ（３）、・・・（以下、「信号保持ブロックＲＳＡ（ｋ）」と記す；ｋは任意の正の整数）を備え、各段の信号保持ブロックＲＳＡ（ｋ）の入力端子（入力接点）と出力端子（出力接点）が順次直列に接続された構成を有し、各段の信号保持ブロックＲＳＡ（ｋ）の出力信号が、シフト信号ＳＦ（１）、ＳＦ（２）、ＳＦ（３）、・・・（以下、「シフト信号ＳＦ（ｋ）」と記す）として順次、次段の信号保持ブロックＲＳＡ（ｋ＋１）の入力信号として入力されるとともに、該シフト信号ＳＦ（ｋ）が外部出力信号（出力信号）ＧＳ（１）、ＧＳ（２）、ＧＳ（３）、・・・（以下、「外部出力信号ＧＳ（ｋ）」と記す）としてシフトレジスタ回路外部に順次出力されるように構成されている。

・・・中略・・・

【００３１】

ここで、各信号保持ブロックＲＳＡ（ｋ）に供給されるクロックパルスＣＫｄ及びＣＫｅは、位相がそれぞれ１２０度異なり、相互に時間的に重なることなく、所定の周期で順次ハイレベルに設定される３相（種類）のクロックパルス（駆動パルス；図２参照）ＣＫ１、ＣＫ２、ＣＫ３から、各信号保持ブロックＲＳＡ（ｋ）の順列番号ｋに応じて、各々異なる位相を有する２つのクロックパルスが選択的に設定される。 また、上述した信号保持ブロックＲＳＡ（ｋ）を構成する各トランジスタＴｒ１１～Ｔｒ１６は、いずれも絶縁性基板上に形成されたｎチャネル型半導体層を用いたアモルファスシリコン薄膜トランジスタにより構成されている。」

ｂ　「図１

」

ｃ　「図２

」

ｄ　図２（上記ｃ）の記載から，“３相クロック信号ＣＫ１～ＣＫ３のうちの２つのクロック信号を選択し供給される各ステージにおいて，選択される２つのクロック信号以外の残りのクロック信号がハイである期間では，選択された２つのクロック信号はいずれもＬレベルとなる”ことが看取できる。

イ　上記ａないしｄの記載内容（特に，下線部を参照）からすると，上記引用文献２には次の技術事項（以下，「引用文献２に記載の技術事項」という。）が記載されている。

「シフトレジスを構成する各ブロックに供給されるクロック信号として，位相がそれぞれ１２０度異なり、相互に時間的に重なることなく、所定の周期で順次ハイレベルに設定される３相（種類）のクロックパルスＣＫ１、ＣＫ２、ＣＫ３を用い，各ステージには，前記３相クロック信号ＣＫ１～ＣＫ３のうちの２つのクロック信号を選択し供給すると，選択される２つのクロック信号以外の残りのクロック信号がハイである期間では，選択された２つのクロック信号はいずれもＬレベルとなること。」

第５　対比・判断

１　対比

本願発明と引用発明とを対比する。

ア　通常，液晶表示装置のゲートライン駆動回路におけるゲートラインをスキャンするためのスキャン信号は，液晶表示装置の走査線である画素のトランジスタのゲートラインをスキャンし，画素を駆動するものであるから，引用発明の「ゲートラインをスキャンするためのスキャン信号を発生するためのシフトレジスタからなるゲートライン駆動回路」は，本願発明の「走査線駆動回路」に相当する。

イ　引用発明の「プルアップＮＭＯＳトランジスタ（Ｍ２）」，「プルダウンＮＭＯＳトランジスタ（Ｍ３）」，「ＮＭＯＳトランジスタ（Ｍ１）」，「ＮＭＯＳトランジスタ（Ｍ４）」，「トランジスタ（Ｍ５）」，「トランジスタ（Ｍ６）」は，各々，本願発明の「第１のトランジスタ」，「第２のトランジスタ」，「第３のトランジスタ」，「第４のトランジスタ」，「第５のトランジスタ」，「第６のトランジスタ」に相当する。

また，引用発明の「第１クロック信号入力端子（ＣＫ）への配線」，「第１電源電圧端子（ＶＳＳ）への配線」，「前段ステージの出力端子（ＧＯＵＴ［ｎ－１］）への配線」，「制御端子（ＣＴ）への配線」，「第２クロック信号入力端子（ＣＫＢ）への配線」は，各々，本願発明の「第１の配線」，「第２の配線」，「第３の配線」，「第４の配線」，「第５の配線」に相当する。そして，引用発明の「第２クロック信号入力端子（ＣＫＢ）」には，当然，「第２クロック信号」が供給されるものと認められ，引用発明のこの「第２クロック信号」は，本願発明の「第１の信号」に相当する。

さらに，引用発明の「シフトレジスタ」は，「ゲートラインをスキャンするためのスキャン信号を発生するための」ものであり，「シフトレジスタの各ステージのための回路」の「出力端子（ＧＯＵＴ［ｎ］）」へは，「スキャン信号」が供給されているものと認められ，また，上記アに記したように「スキャン信号」は「走査線」に供給されるものであるから，引用発明の「「出力端子（ＧＯＵＴ［ｎ］）への配線」は，引用発明の「液晶表示装置」の走査線に接続されているものと認められる。

してみると，引用発明の「ゲートライン駆動回路」の「シフトレジスタの各ステージのための回路は，プルアップＮＭＯＳトランジスタ（Ｍ２），プルダウンＮＭＯＳトランジスタ（Ｍ３），ＮＭＯＳトランジスタ（Ｍ１），ＮＭＯＳトランジスタ（Ｍ４），トランジスタ（Ｍ５），トランジスタ（Ｍ６）を有し，前記プルアップＮＭＯＳトランジスタ（Ｍ２）のドレインが，第１クロック信号入力端子（ＣＫ）への配線と電気的に接続され，前記プルアップＮＭＯＳトランジスタ（Ｍ２）のソースが，出力端子（ＧＯＵＴ［ｎ］）への配線と電気的に接続され，前記プルダウンＮＭＯＳトランジスタ（Ｍ３）のソースが，第１電源電圧端子（ＶＳＳ）への配線と電気的に接続され，前記プルダウンＮＭＯＳトランジスタ（Ｍ３）のドレインが，前記出力端子（ＧＯＵＴ［ｎ］）への配線と電気的に接続され，前記ＮＭＯＳトランジスタ（Ｍ１）のドレインは，前記プルアップＮＭＯＳトランジスタ（Ｍ２）のゲートと電気的に接続され，前記ＮＭＯＳトランジスタ（Ｍ１）のゲートは，前段ステージの出力端子（ＧＯＵＴ［ｎ－１］）への配線と電気的に接続され，前記ＮＭＯＳトランジスタ（Ｍ４）のソースは，前記第１電源電圧端子（ＶＳＳ）への配線と電気的に接続され，前記ＮＭＯＳトランジスタ（Ｍ４）のドレインは，前記プルアップＮＭＯＳトランジスタ（Ｍ２）のゲートと電気的に接続され，前記ＮＭＯＳトランジスタ（Ｍ４）のゲートは，制御端子（ＣＴ）への配線と電気的に接続され，前記トランジスタ（Ｍ５）のドレインは，第２クロック信号入力端子（ＣＫＢ）への配線と電気的に接続され，前記トランジスタ（Ｍ５）のソースが，前記プルダウンＮＭＯＳトランジスタ（Ｍ３）のゲートと電気的に接続され，前記トランジスタ（Ｍ６）のソースが，前記第１電源電圧端子（ＶＳＳ）への配線と電気的に接続され，前記トランジスタ（Ｍ６）のドレインは，前記プルダウンＮＭＯＳトランジスタ（Ｍ３）のゲートと電気的に接続され，前記トランジスタ（Ｍ６）のゲートは，前記プルアップＮＭＯＳトランジスタ（Ｍ２）のゲートと電気的に接続されている」ことは，本願発明の「走査線駆動回路を有し，前記走査線駆動回路は，第１乃至第６のトランジスタを有し，前記第１のトランジスタのドレインは，第１の配線と電気的に接続され，前記第１のトランジスタのソースは，走査線と電気的に接続され，前記第２のトランジスタのソースは，第２の配線と電気的に接続され，前記第２のトランジスタのドレインは，前記走査線と電気的に接続され，前記第３のトランジスタのドレインは，前記第１のトランジスタのゲートと電気的に接続され，前記第３のトランジスタのゲートは，第３の配線と電気的に接続され，前記第４のトランジスタのソースは，前記第２の配線と電気的に接続され，前記第４のトランジスタのドレインは，前記第１のトランジスタのゲートと電気的に接続され，前記第４のトランジスタのゲートは，第４の配線と電気的に接続され，前記第５のトランジスタのドレインは，第１の信号が供給される第５の配線と電気的に接続され，前記第５のトランジスタのソースは，前記第２のトランジスタのゲートと電気的に接続され，前記第６のトランジスタのソースは，前記第２の配線と電気的に接続され，前記第６のトランジスタのドレインは，前記第２のトランジスタのゲートと電気的に接続され，前記第６のトランジスタのゲートは，前記第１のトランジスタのゲートと電気的に接続され」ていることに相当する。

ウ　また，引用発明の「プルアップＮＭＯＳトランジスタ（Ｍ２）」は，ドレインが「第１クロック信号線入力端子（ＣＫ）への配線」に，ソースが走査線に接続される「出力端子（ＧＯＵＴ［ｎ］）への配線」に接続されるものであるから，ゲートによって「クロック信号線入力端子（ＣＫ）への配線」と「出力端子（ＧＯＵＴ［ｎ］）への配線」（走査線）との導通の制御機能を有しているといえる。さらに，導通された際には，「クロック信号線入力端子（ＣＫ）」に入力されるクロック信号を，走査線に供給するものと認められる。

エ　同様に，引用発明の「プルダウンＮＭＯＳトランジスタ（Ｍ３）」は，ドレインが「出力端子（ＧＯＵＴ［ｎ］）への配線」に，ソースが「第１電源電圧端子（ＶＳＳ）への配線」に接続されるものであるから，「出力端子（ＧＯＵＴ［ｎ］）への配線」（走査線）と「第１電源電圧端子（ＶＳＳ）への配線」との導通を制御する機能を有しているといえる。

オ　引用発明の「ＮＭＯＳトランジスタ（Ｍ４）」は，ゲートが「制御端子（ＣＴ）への配線」に，ドレインが「プルアップＮＭＯＳトランジスタ（Ｍ２）のゲート」に，ソースが「第１電源電圧端子（ＶＳＳ）への配線」に接続されるものであるから，「制御端子（ＣＴ）」に入力される信号に応じて，「第１電源電圧端子（ＶＳＳ）への配線」と「プルアップＮＭＯＳトランジスタ（Ｍ２）のゲート」との導通を制御する機能を有しているといえる。

そして，「第１電源電圧（ＶＳＳ）」は，「ターンオフ電圧である」から，引用発明の「ＮＭＯＳトランジスタ（Ｍ４）」は，「プルアップＮＭＯＳトランジスタ（Ｍ２）」がオフとなるような値に，「プルアップＮＭＯＳトランジスタ（Ｍ２）のゲート」の電位を制御する機能を有しているといえる。

カ　引用発明の「トランジスタ（Ｍ５）」は，ドレインが「第２クロック信号入力端子（ＣＫＢ）への配線」に，ソースが「プルダウンＮＭＯＳトランジスタ（Ｍ３）のゲート」に接続されるものであるから，「第２クロック信号入力端子（ＣＫＢ）への配線」と「プルダウンＮＭＯＳトランジスタ（Ｍ３）のゲート」との導通を制御する機能を有しているといえる。

そして，導通された際に，「第２クロック信号入力端子（ＣＫＢ）」に供給される「第２クロック信号（ＣＫＢ）」がハイである時には，「プルダウンＮＭＯＳトランジスタ（Ｍ３）のゲート」がオンとなるものと認められ，引用発明の「トランジスタ（Ｍ５）」は，「プルダウンＮＭＯＳトランジスタ（Ｍ３）のゲート」がオンとなるような値に，「プルダウンＮＭＯＳトランジスタ（Ｍ３）のゲート」の電位を制御する機能を有しているといえる。

キ　引用発明の「トランジスタ（Ｍ６）」は，ドレインが「プルダウンＮＭＯＳトランジスタ（Ｍ３）のゲート」に，ソースが「第１電源電圧端子（ＶＳＳ）への配線」に接続されるものであるから，「第１電源電圧端子（ＶＳＳ）への配線」と「プルダウンＮＭＯＳトランジスタ（Ｍ３）のゲート」との導通を制御する機能を有しているといえる。

そして，「第１電源電圧（ＶＳＳ）」は，「ターンオフ電圧である」から，引用発明の「トランジスタ（Ｍ６）」は，「プルダウンＮＭＯＳトランジスタ（Ｍ３）」がオフとなるような値に，「プルダウンＮＭＯＳトランジスタ（Ｍ３）のゲート」の電位を制御する機能を有しているといえる。

ク　そして，引用発明の「液晶表示装置」は，「ゲートラインをスキャンするためのスキャン信号を発生するためのシフトレジスタからなるゲートライン駆動回路を備える」ものであるから，本願発明の「表示装置」に相当する。

したがって，本願発明と引用発明との間には，以下の一致点と相違点とがある。

〈一致点〉

「【請求項１】

走査線駆動回路を有し，

前記走査線駆動回路は，第１乃至第６のトランジスタを有し，

前記第１のトランジスタのドレインは，第１の配線と電気的に接続され，

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前記第１のトランジスタのソースは，走査線と電気的に接続され，

前記第２のトランジスタのソースは，第２の配線と電気的に接続され，

前記第２のトランジスタのドレインは，前記走査線と電気的に接続され，

前記第３のトランジスタのドレインは，前記第１のトランジスタのゲートと電気的に接続され，

前記第３のトランジスタのゲートは，第３の配線と電気的に接続され，

前記第４のトランジスタのソースは，前記第２の配線と電気的に接続され，

前記第４のトランジスタのドレインは，前記第１のトランジスタのゲートと電気的に接続され，

前記第４のトランジスタのゲートは，第４の配線と電気的に接続され，

前記第５のトランジスタのドレインは，第１の信号が供給される第５の配線と電気的に接続され，

前記第５のトランジスタのソースは，前記第２のトランジスタのゲートと電気的に接続され，

前記第６のトランジスタのソースは，前記第２の配線と電気的に接続され，

前記第６のトランジスタのドレインは，前記第２のトランジスタのゲートと電気的に接続され，

前記第６のトランジスタのゲートは，前記第１のトランジスタのゲートと電気的に接続され，

前記第１のトランジスタは，前記第１の配線と前記走査線との導通を制御する機能を有し，

前記第２のトランジスタは，前記第２の配線と前記走査線との導通を制御する機能を有し，

前記第４のトランジスタは，前記第４の配線に入力される信号に応じて，前記第２の配線と前記第１のトランジスタのゲートとの導通を制御する機能を有し，

前記第５のトランジスタは，前記第５の配線と前記第２のトランジスタのゲートとの導通を制御する機能を有し，

前記第６のトランジスタは，前記第２の配線と前記第２のトランジスタのゲートとの導通を制御する機能を有し，

前記第１のトランジスタは，前記第１の配線に入力されるクロック信号を，前記走査線に供給する機能を有し，

前記第４のトランジスタは，前記第１のトランジスタがオフになるような値に，前記第１のトランジスタのゲートの電位を制御する機能を有し，

前記第５のトランジスタは，前記第２のトランジスタがオンになるような値に，前記第２のトランジスタのゲートの電位を制御する機能を有し，

前記第６のトランジスタは，前記第２のトランジスタがオフになるような値に，前記第２のトランジスタのゲートの電位を制御する機能を有する，

表示装置。」

〈相違点〉

本願発明では「前記第１の配線に入力されるクロック信号がＬレベルである期間において，前記第１の信号がＬレベルである期間を有する」のに対して，引用発明では「第１クロック信号」と「第２クロック信号」にその旨の特定がされていない点。

２　相違点についての判断

上記相違点について検討する。

引用文献２には，シフトレジスタを構成する各ブロックに供給されるクロック信号として，位相がそれぞれ１２０度異なり、相互に時間的に重なることがなく、所定の周期で順次ハイレベルに設定される３相（種類）のクロックパルスＣＫ１、ＣＫ２、ＣＫ３を用い，各ステージには，前記３相クロック信号ＣＫ１～ＣＫ３のうちの２つのクロック信号を選択し供給すると，選択される２つのクロック信号以外の残りのクロック信号がハイである期間では，選択された２つのクロック信号はいずれもＬレベルとなることが記載されている。

しかしながら，引用文献１の段落【００１２】には従来技術として，「以下の特許文献２は、ガラス基板上に形成されたａ－Ｓｉ ＴＦＴゲート駆動回路に関する技術を開示している。特許文献２におけるゲート駆動回路のシフトレジスタは、３個のクロック信号を使用する。シフトレジスタの各ステージは、３個のクロック信号のうち、２個のクロック信号を使用し、前段ステージの出力信号が入力されるとイネーブルされ、次段（第２）ステージの出力をフィードバック入力することによりディセーブル状態を維持する。」

（下線は説明のために当審で付与。）と，そして，段落【００１４】には「本発明の他の目的は、二つのクロック信号を使用することにより、外部回路と接続するための液晶パネル上の外部接続端子の数を最少化することができる液晶表示装置を提供することにある。」と記載されており，引用文献１では，３個のクロック信号を用いるものを２個のクロック信号を用いることで端子数の数を最小化することを課題とするものと認められる。してみると，引用文献１におけるクロック信号として引用文献２の３個のクロック信号を用いる技術事項を適用することは，上記課題に反することであって，適用するための動機付けが存在しないといわざるを得ない。

したがって，本願発明は，引用発明及び引用文献２に記載の技術事項に基づき当業者が，容易に発明できたものであるとはいえない。

第６　原査定について

＜特許法２９条２項について＞

審判請求時の補正により，本願発明は上記第３に示したとおりのものとなっており，当業者であっても，拒絶査定において引用された引用文献１及び２（上記第４の引用文献１及び２）に基づいて，容易に発明できたものとはいえない。したがって，原査定の理由を維持することはできない。

第７　むすび

以上のとおり，原査定の理由によっては，本願を拒絶することはできない。

また，他に本願を拒絶すべき理由を発見しない。

よって，結論のとおり審決する。