2019-017464

第２　原査定の概要

原査定（令和１年９月１８日付け拒絶査定）の概要は次のとおりである。

１．本願の請求項１－２２に係る発明は、以下の引用文献１－７に基づいて、その発明の属する技術の分野における通常の知識を有する者（以下、「当業者」という。）が容易に発明できたものであるから、特許法第２９条第２項の規定により特許を受けることができない。

引用文献等一覧

１.特開２００６－１９１０８１号公報

２.特開２００８－２２７２５３号公報（周知技術を示す文献）

３.特開２００６－２６１６３８号公報（周知技術を示す文献）

４.特開２００６－０３２４９７号公報（周知技術を示す文献）

５.特開２００８－２３５４７８号公報

６.特開２００７－１１５９９４号公報（周知技術を示す文献）

７.特開２００３－３３８６１５号公報（周知技術を示す文献）

２．本願は、請求項１－２２の記載が明確でなく、特許法第３６条第６項第２号に規定する要件を満たしていない。

第３　審判請求時の補正について

審判請求時の補正は、特許法第１７条の２第３項から第６項までの要件に違反しているものとはいえない。

審判請求時の補正によって請求項１、１８に「前記画素アレイに配置された、」、「前記第１の半導体基板の光入射面側の上部に形成された遮光膜と、」、「前記遮光膜は、前記画素アレイに配置された前記転送トランジスタ、前記リセットトランジスタ、及び、前記増幅トランジスタのうち少なくとも一つと、前記第１の多層配線層の最も前記第２の半導体基板側の配線と前記第２の多層配線層の最も前記第１の半導体基板側の配線とが直接接合された領域の少なくとも一部とに対して、前記第１の半導体基板の光入射面と垂直な方向において重なる位置に形成されている」という事項を追加する補正（以下、それぞれ順に「補正事項１」―「補正事項３」という。）は、特許請求の範囲の減縮を目的とするものであるか、また、当該補正事項１－補正事項３は新規事項を追加するものではないかについて検討する。

補正事項１は、補正前の請求項１、２２について、「転送トランジスタ、リセットトランジスタ、及び、増幅トランジスタ」を、「前記画素アレイに配置された、転送トランジスタ、リセットトランジスタ、及び、増幅トランジスタ」に限定する補正であって、補正前の発明と補正後の発明の産業上の利用分野及び解決しようとする課題が同一である特許請求の範囲の減縮を目的とするものである。

補正事項２、３は、補正前の請求項１、２２の「前記第1の半導体基板の光入射側の上部」について、「前記第１の半導体基板の光入射面側の上部に形成された遮光膜と、」、「前記遮光膜は、前記画素アレイに配置された前記転送トランジスタ、前記リセットトランジスタ、及び、前記増幅トランジスタのうち少なくとも一つと、前記第１の多層配線層の最も前記第２の半導体基板側の配線と前記第２の多層配線層の最も前記第１の半導体基板側の配線とが直接接合された領域の少なくとも一部とに対して、前記第１の半導体基板の光入射面と垂直な方向において重なる位置に形成されている」という事項を追加して限定する補正であって、補正前の発明と補正後の発明の産業上の利用分野及び解決しようとする課題が同一である特許請求の範囲の減縮を目的とするものである。

したがって、当該補正事項１―補正事項３は、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。

また、補正事項１―補正事項３で追加した上記事項は、当初明細書の段落【００１７】、図４に記載されているから、上記追加した事項は、当初明細書等に記載された事項であり、新規事項を追加するものではないといえる。

そして、「第４　本願発明」から「第６　対比・判断」までに示すように、補正後の請求項１－１８に係る発明は、独立特許要件を満たすものである。

第４　本願発明

本願請求項１－１８に係る発明（以下、それぞれ順に「本願発明１」－「本願発明１８」という。）は、令和１年１２月２４日付けの手続補正で補正された特許請求の範囲の請求項１－１８に記載された事項により特定される発明であり、そのうちの請求項１、１８は、以下のとおりの発明である。

「【請求項１】

光電変換部を含む画素アレイと、前記画素アレイに配置された、転送トランジスタ、リセットトランジスタ、及び、増幅トランジスタのうち少なくとも１つとを有する第１の半導体基板と、

信号処理を行うロジック回路を有する第２の半導体基板と、

前記第１の半導体基板の光入射面とは反対側に形成された第１の多層配線層と、

前記第２の半導体基板の光入射面側に形成された第２の多層配線層と、

前記第１の半導体基板の光入射面側の上部に形成された遮光膜と、を有し、

前記第１の半導体基板と前記第２の半導体基板とは、前記第１の多層配線層と前記第２の多層配線層とが向かい合うように積層され、

前記第１の半導体基板と前記第２の半導体基板が積層されたチップの、前記画素アレイを含む画素領域と前記画素領域外の領域とのそれぞれにおいて、前記第１の多層配線層の最も前記第２の半導体基板側の少なくとも１つ以上の配線と、前記第２の多層配線層の最も第１の半導体基板側の少なくとも１つ以上の配線とが直接接合され、

前記遮光膜は、前記画素アレイに配置された前記転送トランジスタ、前記リセットトランジスタ、及び、前記増幅トランジスタのうち少なくとも一つと、前記第１の多層配線層の最も前記第２の半導体基板側の配線と前記第２の多層配線層の最も前記第１の半導体基板側の配線とが直接接合された領域の少なくとも一部とに対して、前記第１の半導体基板の光入射面と垂直な方向において重なる位置に形成されている

固体撮像装置。」

「【請求項１８】

固体撮像装置と、

前記固体撮像装置の光電変換部に入射光を導く光学系と、

前記固体撮像装置の出力信号を処理する信号処理回路と、を有し、

続きを表示（全14行）

前記固体撮像装置は、

光電変換部を含む画素アレイと、前記画素アレイに配置された、転送トランジスタ、リセットトランジスタ、及び、増幅トランジスタのうち少なくとも１つとを有する第１の半導体基板と、

信号処理を行うロジック回路を有する第２の半導体基板と、

前記第１の半導体基板の光入射面とは反対側に形成された第１の多層配線層と、

前記第２の半導体基板の光入射面側に形成された第２の多層配線層と、

前記第１の半導体基板の光入射面側の上部に形成された遮光膜と、を有し、

前記第１の半導体基板と前記第２の半導体基板とは、前記第１の多層配線層と前記第２の多層配線層とが向かい合うように積層され、

前記第１の半導体基板と前記第２の半導体基板が積層されたチップの、前記画素アレイを含む画素領域と前記画素領域外の領域とのそれぞれにおいて、前記第１の多層配線層の最も前記第２の半導体基板側の少なくとも１つ以上の配線と、前記第２の多層配線層の最も第１の半導体基板側の少なくとも１つ以上の配線とが直接接合さ、

前記遮光膜は、前記画素アレイに配置された前記転送トランジスタ、前記リセットトランジスタ、及び、前記増幅トランジスタのうち少なくとも一つと、前記第１の多層配線層の最も前記第２の半導体基板側の配線と前記第２の多層配線層の最も前記第１の半導体基板側の配線とが直接接合された領域の少なくとも一部とに対して、前記第１の半導体基板の光入射面と垂直な方向において重なる位置に形成されている

電子機器。」

第５　引用文献、引用発明等

１．引用文献１について

原査定の拒絶の理由に引用された引用文献１には、図面とともに次の事項が記載されている。

（１）引用文献１の記載

ア「【特許請求の範囲】

【請求項１】

第１基板に配置された受光素子と第２基板に配置された周辺回路とが、３次元構造に集積されて形成されたイメージセンサであって、

前記第１基板及び前記第２基板が、それぞれの前面に配置されたボンディングパッドを介して接合され、

前記第１基板の背面の最上部にマイクロレンズを備えることを特徴とするイメージセンサ。

【請求項２】

前記第１基板が、

ＳＯＩ（Silicon On Insulator）構造の絶縁膜と、

該絶縁膜と前記マイクロレンズとの間に介装されたカラーフィルタアレイと、

前記絶縁膜の下に配置されたフォトダイオードと、

該フォトダイオードと前記ボンディングパッドとの間に配置されたトランスファトランジスタと

をさらに備えることを特徴とする請求項１に記載のイメージセンサ。

【請求項３】

前記第２基板が、

前記第２基板及び前記ボンディングパッドの間に配置された複数のトランジスタと、

前記第２基板を貫通して前記ボンディングパッドに接続する接続部と、

前記第２基板の後面に配置され、前記接続部に電気的に接続する入出力パッドと

をさらに備えることを特徴とする請求項１または請求項２に記載のイメージセンサ。」

イ「【技術分野】

【０００１】

本発明は、イメージセンサに関し、特に、３次元集積構造の高性能ＣＭＯＳイメージセンサ及びその製造方法に関する。」

ウ「【背景技術】

【０００２】

イメージセンサは、光学的映像を電気信号に変換する半導体素子である。イメージセンサのうち、電荷結合素子（ＣＣＤ：Charge Coupled Device）は、それぞれのＭＯＳ（Metal-Oxide-Silicon）キャパシタが互いに非常に近接した位置に配置され、電荷キャリアがキャパシタに格納された後に移送される素子である。

【０００３】

一方、ＣＭＯＳ（Complementary MOS）イメージセンサは、制御回路及び信号処理回路を周辺回路として備えている。

【０００４】

ＣＭＯＳイメージセンサの周辺回路では、ＣＭＯＳ技術を用いて、画素数と同じだけＭＯＳトランジスタが形成されており、ＣＭＯＳイメージセンサでは、これらを用いて順に出力を検出するスイッチング方式を採用している。

【０００５】

図１は、ＣＭＯＳイメージセンサのチップレイアウトを示すブロック図である。

【０００６】

図１に示しているように、チップ中央にピクセルアレイ部１０が配置され、ロードライバ（Row driver）１５とカラムドライバ（Column driver）１４とがそれぞれピクセルアレイ１０のロー及びカラム方向に配置されており、ピクセルアレイ部１０とカラムドライバ１４との間にＣＤＳ（Corelated Data Sampling）部１３が配置され、ロードライバ１５と対向するピクセルアレイ１０のロー方向にＡＤＣ（Analog to Digital Converter）部１１と、ＰＧＡ（Programmable Gain Amplifier）部１２とが配置され、ロードライバ１５の側面及びピクセルアレイ部１０の上まで拡張された形状で、デジタルコントロールブロック１６（Digital control block）が配置されている。チップの外郭に沿って複数のパッド１７が配置され、パッド１７は各ブロックと接続する。

【０００７】

以下、図１の構造において、ピクセルアレイ部１０が受光領域であり、その他の領域が周辺領域である。図１のようなチップの構成によって、チップ面積に対するピクセルアレイ部１０の面積は、約４０％に限定される。」

エ「【００２０】

そこで、本発明は、上記した従来技術の問題点を解決するためになされたものであって、その目的は、イメージセンサチップ上で占める受光領域を最大限確保することができるイメージセンサ及びその製造方法を提供することにある。」

オ「【００２６】

図３は、本発明の実施の形態に係るイメージセンサの単位画素を示す断面図である。

【００２７】

本発明のＣＭＯＳイメージセンサでは、ＳＯＩで具現された第３絶縁膜１０１と、第３絶縁膜１０１上に形成されたカラーフィルタアレイ（ＣＦＡ）１１２と、カラーフィルタアレイ１１２上に形成されたオーバーコート層１１３と、オーバーコート層１１３上に形成されたマイクロレンズ（ＭＬ）１１４とマイクロレンズ１１４上に形成されたレンズ保護膜１１５と、第３絶縁膜１０１の下に形成され、互いに異なる２つのフォトダイオード用の不純物領域１０３、１０４からなるフォトダイオードＰＤと、フォトダイオードＰＤの下側の導電領域１０４と当接する導電性不純物領域１０５、例えばソース領域と、導電性不純物領域１０５から離隔されて配置された導電性不純物領域１０６と、導電性不純物領域１０５及び１０６をそれぞれソース及びドレインとするゲート電極１０７とを備える。ゲート電極１０７と導電性不純物領域１０５及び１０６とは、トランスファトランジスタＴｘ（審決注：「ＲＸ」は誤記と認定した。）を構成する。フォトダイオードＰＤと導電性不純物領域１０５、１０６とは、エピタキシャル層１０２に形成されている。

【００２８】

トランスファトランジスタＴｘの下には、第２絶縁膜１０８が形成されており、第２絶縁膜１０８を貫通して導電性不純物領域１０６に電気的に接続された接続部１０９が形成されており、第２絶縁膜１０８と接続部１０９との下には、第１絶縁膜１１０が配置されており、第１絶縁膜１１０を貫通して接続部１０９などに接続されたメタルライン１１１Ａ～１１１Ｃが配置されている。

【００２９】

第１絶縁膜１１０からマイクロレンズ１１４までは、受光領域を示しており、この受光部はチップ全体のほとんど全面に配置される。

【００３０】

一方、受光素子を駆動するための周辺回路は、別の基板２００に集積されており、メタルライン１１１Ａ～１１１Ｃと互いに対向するメタルライン２０６Ａ～２０６Ｃを介して受光部に接続される。周辺回路部は、第２基板２００上に形成されたゲート電極２０１と、ゲート電極２０１とアラインメントされて第２基板２００の表層部に配置された導電性不純物領域であるソース／ドレイン領域２０２と、ゲート電極２０１上に形成された第１絶縁膜２０３と、第１絶縁膜２０３を貫通してソース／ドレイン２０２に接続された第１接続部２０４Ａを含み、第１接続部２０４Ａは、メタルライン２０６Ａ～２０６Ｃと接続され、メタルライン２０６Ａ～２０６Ｃは、第２絶縁膜２０５によって囲まれている。

【００３１】

第１絶縁膜２０３と第２基板２００とを貫通する第２接続部２０４Ｂを介してメタルライン２０６Ｃと第２基板２００の反対側で接続されたパッド２０７が配置されており、パッド２０７は、保護膜２０８によって外周を囲まれている。

【００３２】

図３の構造は、互いに異なる２つの基板に、それぞれ受光素子（受光領域）と周辺回路とを分離して形成し、フォトダイオードＰＤに近い部分が前面に位置するように受光素子が形成された基板をひっくり返して周辺回路が形成された基板と３次元的に集積させ、フォトダイオードに近い部分にカラーフィルタアレイとマイクロレンズとを形成し、その対向する部分にパッドを形成することによって完成される。」

カ「【００３５】

図４Ａ～図４Ｃは、本発明の実施の形態に係るＣＭＯＳイメージセンサの製造方法の各工程を示す断面図である。

【００３６】

図４Ａに示しているように、第１基板４００がＳＯＩ構造を有するように第１基板４００内部に第１絶縁膜４０１を形成する。・・・（略）・・・

【００４８】

接続部４０９上に接続部４０９と電気的に接続し、周辺回路部と接続されるＣｕボンディングパッド４１１Ａ～４１１Ｃを、第３絶縁膜４１０に囲まれるように形成する。

・・・（略）・・・

【００５１】

以上、図４Ａに示した構造を形成して、３次元集積以前の受光素子を形成する工程は完了する。

【００５２】

次いで、図４Ｂに示すような３次元集積以前の周辺回路を形成する工程を実施する。

【００５３】

第２基板５００に周辺回路を構成する各種素子を形成するが、ここではトランジスタだけを示す。

・・・（略）・・・

【００５５】

トランジスタ形成工程が完了した第２基板の全面に第１絶縁膜５０３を形成する。

・・・（略）・・・

【００６１】

第１接続部及び２接続部５０４Ａ、５０４Ｂ上に第１接続部及び２接続部５０４Ａ、５０４Ｂと電気的に接続され、受光素子と接続するＣｕボンディングパッド５０６Ａ～５０６Ｃを第２絶縁膜５０５に囲まれるように形成する。

・・・（略）・・・

【００６５】

以上、図４Ｂ示した構造を形成して、３次元集積以前の周辺回路の形成工程が完了する。

【００６６】

次に、図４Ｃに示しているように、受光素子が形成された第１基板４００と周辺回路が形成された第２基板５００とが互いに対向するようにボンディング（接合）される。

【００６７】

この時、それぞれのＣｕボンディングパッド４１１Ａ～４１１Ｃと５０６Ａ～５０６Ｃとが対応するようにした後、３００℃～６００℃の温度で熱処理を実施することによって、２つの基板４００、５００の間の接合がなされる。

【００６９】

次に、図４Ｄに示しているように、第２基板５００の背面を一部除去して、第２接続部５０４Ｂが露出するようにする。この時、エッチングされる第２基板５００の背面の厚さは、残存する第２基板５００の厚さが５μｍ～５０μｍ程度残るようにすることによって決まる。

・・・（略）・・・

【００７１】

露出した第２接続部５０４Ｂに接続するように、入出力パッド５０７を形成した後、入出力パッド５０７の上部だけをオープンさせ、他の部分は覆う保護膜５０８を形成する。

【００７２】

次に、第１基板４００のを全て除去して第１絶縁膜４０１が露出するようにする。この時、物理的研磨またはウェットエッチングを用いる。」

キ　図３は、「本発明の実施の形態に係るイメージセンサの単位画素を示す断面図」（段落【００２６】）であり、以下のとおりのものである。

ク　図４Ａないし図４Ｄは、以下のとおりのものである。

図４Ａから、フォトダイオードＰＤとトランスファトランジスタＴｘが形成された第１基板４００が見てとれる。

図４Ｂから、周辺回路を構成するトランジスタが形成された第２基板５００が見てとれる。

（２）引用発明

ア　引用文献１の請求項１及び段落【００２８】、【００２９】、【００４８】、【００６１】の記載を参酌して、図３と図４Ｄを対比すると、図４Ａないし４Ｄに示されたＣｕボンディングパッド４１１Ａ～４１１Ｃと５０６Ａ～５０６Ｃ、第２基板５００、第１絶縁膜５０３は、それぞれ、図３に示されたメタルライン１１１Ａ～１１１Ｃと２０６Ａ～２０６Ｃ、第２基板２００、第１絶縁膜２０３に対応するといえる。

イ　したがって、上記引用文献１には次の発明（以下、「引用発明」という。）が記載されていると認められる。

「第１基板に配置された受光素子と第２基板に配置された周辺回路とが、３次元構造に集積されて形成されたＣＭＯＳイメージセンサであって、

前記第１基板及び前記第２基板が、それぞれの前面に配置された、メタルラインからなるボンディングパッドを介して接合され、

前記第１基板は、フォトダイオードと、該フォトダイオードと前記ボンディングパッドとの間に配置されたトランスファトランジスタとをさらに備え、

単位画素において、

前記フォトダイオードＰＤと、フォトダイオードＰＤの下側の導電領域１０４と当接する導電性不純物領域１０５、例えばソース領域と、導電性不純物領域１０５から離隔されて配置された導電性不純物領域１０６と、導電性不純物領域１０５及び１０６をそれぞれソース及びドレインとするゲート電極１０７とが備えられ、ゲート電極１０７と導電性不純物領域１０５及び１０６とは、前記トランスファトランジスタＴｘを構成し、フォトダイオードＰＤと導電性不純物領域１０５、１０６とは、エピタキシャル層１０２に形成されており、

トランスファトランジスタＴｘの下には、第２絶縁膜１０８と、第２絶縁膜１０８を貫通して接続部１０９が形成されており、第２絶縁膜１０８と接続部１０９との下には、第１絶縁膜１１０が配置されており、第１絶縁膜１１０を貫通して接続部１０９などに接続されたメタルライン１１１Ａ～１１１Ｃが配置されており、

受光素子を駆動するための前記周辺回路は、前記第２基板２００に集積されており、メタルライン１１１Ａ～１１１Ｃ（ボンディングパッド４１１Ａ～４１１Ｃ）と互いに対向するメタルライン２０６Ａ～２０６Ｃ（ボンディングパッド５０６Ａ～５０６Ｃ）を介して受光部に接続され、周辺回路部は、第２基板２００上に形成されたゲート電極２０１と、第２基板２００の表層部に配置された導電性不純物領域であるソース／ドレイン領域２０２と、ゲート電極２０１上に形成された第１絶縁膜２０３と、第１絶縁膜２０３を貫通する第１接続部２０４Ａを含み、第１接続部２０４Ａは、メタルライン２０６Ａ～２０６Ｃと接続され、メタルライン２０６Ａ～２０６Ｃは、第２絶縁膜２０５によって囲まれており、

それぞれのメタルライン１１１Ａ～１１１Ｃと２０６Ａ～２０６Ｃとが対応するようにした後、３００℃～６００℃の温度で熱処理を実施することによって、２つの基板の間の接合がなされる、ＣＭＯＳイメージセンサ。」

２．引用文献３について

また、原査定の拒絶の理由において周知技術を示す文献として引用された引用文献３には、図面とともに次の事項が記載されている。

「【００８１】

［第４実施の形態］

図６は、本発明の第４実施の形態に係る裏面入射型のＣＭＯＳイメージセンサの主要部、すなわち画素アレイ部、周辺回路部及びボンディング用のパッド部を示す断面図である。本実施の形態のＣＭＯＳ型イメージセンサ５０は、図６に示すように、第１導電型の半導体基板、例えばｎ型のシリコン基板５４の画素アレイ部５１において、光電変換素子となるフォトダイオード５５（図２のフォトダイオード１１１に相当）と、ｐ型ウェル領域５６内の設けた複数のＭＯＳトランジスタとから構成される画素６０（図１の画素１１に相当）が複数（多数）マトリックス状に２次元的な配列をもって形成されている。ＭＯＳトランジスタはシリコン基板５４の表面側に形成され、図６ではＭＯＳトランジスタとして、転送トランジスタ５７（図２の転送トランジスタ１１２に相当）のみを示す。転送トランジスタ５７は、フォトダイオード５５をソースとし、ＦＤ部となるｎ型ソース・ドレイン領域５８及びゲート絶縁膜を介して形成されたゲート電極５９を有して形成されている。

【００８２】

続きを表示（全15行）

またシリコン基板５４の周辺回路５２では、ＣＭＯＳトランジスタが形成されている。すなわち、ｐ型ウェル領域５６にｎ型のソース・ドレイン領域６１、６２とゲート絶縁膜を介して形成したゲート電極６３とからなるｎチャネルＭＯＳトランジスタＴｒｎが形成され、ｐ型ウェル領域５６内のｎ型ウェル領域６５にｐ型のソース・ドレイン領域６６、６７とゲート絶縁膜を介して形成されたゲート電極６８とからなるｐチャネルＭＯＳトランジスタＴｒｐが形成される。

【００８３】

フォトダイオード５５を含む画素６０が形成されたシリコン基板５４の表面側に層間絶縁膜７１を介して多層の配線７２が形成された配線層７３が形成されている。

【００８４】

一方、シリコン基板５４の裏面側に、画素アレイ部５１から周辺回路部５２およびパッド部５３を形成する周辺を含むほぼ全面にわたって、絶縁膜７５を介して透明電極（例えばＩＴＯ膜：インジウムとすずの酸化物）７６が形成され、この透明電極６６７６上にフォトダイオード５５に対応する部分を除いて遮光膜（遮光電極）となる金属膜、例えばＡｌＳｉ膜７７が形成される。この透明電極７６と遮光膜となるＡｌＳｉ膜７７で２層構造の裏面電極７８が形成される。更に裏面表面に保護用のパシベーション膜７９が形成されている。シリコン基板５４の裏面側の周辺部に一部パシベーション膜７９が選択的に除去され、パシベーション膜７９の開口８０からＡｌＳｉ膜７７が露出したパッド部（いわゆるボンディングパッド部）５３が形成される。このパッド部５３には、前述したようにフォトダイオード５５の信号電荷が電子の場合には、所要の負電圧が与えられる。

【００８５】

裏面電極７８の目的は、フォトダイオードの信号電荷が電子の場合には、画素アレイ部５１の裏面電極に負電圧を与えて基板裏面の界面に暗電流の発生を抑制するためのキャリア（正孔）を誘起させることと、不要な部分を遮光することである。画素アレイ部分では、透明電極７６は全面に存在するが、金属膜７７は光電変換素子（フォトダイオード）６７５５の部分のみ開口が形成された格子状に形成されている。画素部の遮光部や周辺回路は、金属膜を含む裏面電極で覆われており、光が入射されないようになっている。

【００８６】

パッド部５３は、外界との物理的なインターフェイスをとる部分であり、検査時には、このパッド部５３に検査装置の針を当てて電圧を与えたり、実装時にはこのパッド部にワイヤボンディングされる。

【００８７】

シリコン基板５４は、例えばＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）にて研磨することにより、所要の厚さに形成されている。シリコン基板５４の厚さとしては、可視光に対しては５μｍ～１０μｍ程度が好ましい。この厚さに設定することにより、可視光をフォトダイオード５５で良好に光電変換できる。」

したがって、引用文献３には、パッド部５３を、画素アレイ部５１外に設ける技術が記載されている。

３．引用文献４について

また、原査定の拒絶の理由において周知技術を示す文献として引用された引用文献４には、次の事項が記載されている。

「【００２４】

ＣＭＯＳ型の固体撮像素子１は、画素がマトリクス状に配列された撮像領域４１と、この撮像領域４１の周囲に形成されたオプティカルブラック領域４２と、このオプティカルブラック領域４２の周囲に形成されたパッド領域４３等から構成されている。 オプティカルブラック領域４２は、暗電流補正用の画素が撮像領域４１の画素の周囲に配列された構成であり、画素の一方の主面側が遮光膜により覆われている。そして、オプティカルブラック領域４２から出力された信号を基準として、撮像領域４１から出力された信号を補正することにより暗電流等のノイズを除去するようにしている。また、パッド領域４３は、例えば、外部の配線と接続されるパッドが設けられる領域である。なお、撮像領域４１及びオプティカルブラック領域４２の外には、図示しないトランジスタ等からなる周辺回路領域が形成されている。」

第６　対比・判断

１．本願発明１について

（１）対比

本願発明１と引用発明とを対比すると、次のことがいえる。

ア　引用発明における「ＣＭＯＳイメージセンサ」、「フォトダイオード」、「トランスファトランジスタ」は、それぞれ本願発明１における「固体撮像装置」、「光電変換部」、「転送トランジスタ」に相当する。

また、引用発明において、「前記第１基板は、フォトダイオード」と、「トランスファトランジスタ」とを「さらに備え」、「前記フォトダイオードＰＤと、フォトダイオードＰＤの下側の導電領域１０４と当接する導電性不純物領域１０５、例えばソース領域と、導電性不純物領域１０５から離隔されて配置された導電性不純物領域１０６と、導電性不純物領域１０５及び１０６をそれぞれソース及びドレインとするゲート電極１０７とを備え、ゲート電極１０７と導電性不純物領域１０５及び１０６とは、前記トランスファトランジスタＴｘを構成し、フォトダイオードＰＤと導電性不純物領域１０５、１０６とは、エピタキシャル層１０２に形成されて」いるものであるから、技術常識を勘案すると、引用発明の「第１基板」は、本願発明１の「第１の半導体基板」に相当する。

また、引用発明は、「受光素子を駆動するための前記周辺回路は、前記第２基板２００に集積されており」、「周辺回路部は、第２基板２００上に形成されたゲート電極２０１と、第２基板２００の表層部に配置された導電性不純物領域であるソース／ドレイン領域２０２」を含むものであるから、技術常識を勘案すると、引用発明の「第２基板」は、本願発明１の「第２の半導体基板」に相当する。

イ　本願発明１の「光電変換部を含む画素アレイと、前記画素アレイに配置された、転送トランジスタ、リセットトランジスタ、及び、増幅トランジスタのうち少なくとも１つとを有する第１の半導体基板」、「前記画素アレイを含む画素領域」と、引用発明の「前記第１基板は、フォトダイオードと、該フォトダイオードと前記ボンディングパッドとの間に配置されたトランスファトランジスタとをさらに備え」とを対比する。

さらに、引用発明は、「第１基板に配置された受光素子と第２基板に配置された周辺回路とが、３次元構造に集積されて形成されたＣＭＯＳイメージセンサ」であって、「単位画素」において、「フォトダイオードＰＤ」が「備えられ」、「受光素子を駆動するための前記周辺回路は、前記第２基板２００に集積されており、メタルライン１１１Ａ～１１１Ｃ（ボンディングパッド４１１Ａ～４１１Ｃ）と互いに対向するメタルライン２０６Ａ～２０６Ｃ（ボンディングパッド５０６Ａ～５０６Ｃ）を介して受光部に接続され」るものであるところ、引用文献１の段落【０００６】、【０００９】、【００２６】の記載、及びＣＭＯＳイメージセンサにおける技術常識も勘案すると、当該「単位画素」は、ピクセルアレイ部のユニットピクセルであることが明らかである。

そうすると、引用発明において、「第１基板に配置された受光素子」から構成され、「第２基板に配置された」「前記周辺回路」が接続される「受光部」は、当該「単位画素」からなる画素アレイを含む画素領域といえる。

したがって、引用発明における「受光部」は、本願発明１における「画素領域」に相当し、また、引用発明の「第１基板」は、「画素アレイを含む画素領域」を有するものであるといえる。

よって、本願発明１と引用発明とは、「光電変換部を含む画素アレイと、前記画素アレイに配置された、転送トランジスタを有する第１の半導体基板」を有する点で一致し、引用発明における「受光部」は、本願発明１の「画素アレイを含む画素領域」に対応する。

ウ　引用発明は、「第２基板に配置された周辺回路」が形成されたものであるから、本願発明１と引用発明とは、「回路を有する第２の半導体基板」を有する点で共通する。

エ　本願発明１の「前記第１の半導体基板の光入射面とは反対側に形成された第１の多層配線層」と、「前記第２の半導体基板の光入射面側に形成された第２の多層配線層」と、を有し、「前記第１の半導体基板と前記第２の半導体基板とは、前記第１の多層配線層と前記第２の多層配線層とが向かい合うように積層され」と、引用発明の「前記第１基板及び前記第２基板が、それぞれの前面に配置された、メタルラインからなるボンディングパッドを介して接合され」とを対比する。

引用発明において、「前記第１基板及び前記第２基板」は、「それぞれの前面」を介して、「接合され」たものであるといえるから、「それぞれの前面」のそれぞれは、本願発明１の「第１の半導体基板の光入射面とは反対側」、「第２の半導体基板の光入射面側」に相当する。また、引用発明の「メタルラインからなるボンディングパッド」は、配線層であるといえる。

したがって、本願発明１と引用発明とは、「前記第１の半導体基板の光入射面とは反対側に形成された第１の配線層」と、「前記第２の半導体基板の光入射面側に形成された第２の配線層」と、を有し、「前記第１の半導体基板と前記第２の半導体基板とは、前記第１の配線層と前記第２の配線層とが向かい合うように積層され」るものである点で共通する。

オ　本願発明１の「前記第１の半導体基板と前記第２の半導体基板が積層されたチップの、前記画素アレイを含む画素領域と前記画素領域外の領域とのそれぞれにおいて、前記第１の多層配線層の最も前記第２の半導体基板側の少なくとも１つ以上の配線と、前記第２の多層配線層の最も第１の半導体基板側の少なくとも１つ以上の配線とが直接接合され」と、引用発明とを対比する。

引用発明は、「第１基板に配置された受光素子と第２基板に配置された周辺回路とが、３次元構造に集積されて形成されたＣＭＯＳイメージセンサであって」、「前記第１基板及び前記第２基板が、それぞれの前面に配置された、メタルラインからなるボンディングパッドを介して接合され」、「単位画素において」、「メタルライン１１１Ａ～１１１Ｃが配置されており」、「受光素子を駆動するための前記周辺回路は、前記第２基板２００に集積されており、メタルライン１１１Ａ～１１１Ｃ（ボンディングパッド４１１Ａ～４１１Ｃ）と互いに対向するメタルライン２０６Ａ～２０６Ｃ（ボンディングパッド５０６Ａ～５０６Ｃ）を介して受光部に接続され」るものであるところ、第１基板と第２基板が３次元構造に集積されたチップの、受光部において、メタルライン１１１Ａ～１１１Ｃと、メタルライン２０６Ａ～２０６Ｃとが接合されるものであるといえる。

したがって、本願発明１と引用発明とは、「前記第１の半導体基板と前記第２の半導体基板が積層されたチップの、前記画素アレイを含む画素領域において、前記第１の配線層の配線と、前記第２の配線層の配線とが接合され」るものである点で共通する。

カ　したがって、本願発明１と引用発明との間には、次の一致点、相違点があるといえる。

＜一致点＞

「光電変換部を含む画素アレイと、前記画素アレイに配置された、転送トランジスタを有する第１の半導体基板と、

回路を有する第２の半導体基板と、

前記第１の半導体基板の光入射面とは反対側に形成された第１の配線層と、

前記第２の半導体基板の光入射面側に形成された第２の配線層と、を有し、

前記第１の半導体基板と前記第２の半導体基板とは、前記第１の配線層と前記第２の配線層とが向かい合うように積層され、

前記第１の半導体基板と前記第２の半導体基板が積層されたチップの、前記画素アレイを含む画素領域において、前記第１の配線層の配線と、前記第２の配線層の配線とが接合された

固体撮像装置。」

＜相違点＞

＜相違点１＞

第２の半導体基板について、本願発明１は「信号処理を行うロジック回路を有する」という構成を備えるのに対し、引用発明は、「受光素子を駆動するための前記周辺回路」が、「前記第２基板２００に集積されて」いるものの、「信号処理を行うロジック回路を有する」か不明な点。

＜相違点２＞

第１の半導体基板と第２の半導体基板に形成された配線層が、本願発明１では、それぞれ「第１の多層配線層」と、「第２の多層配線層」であるのに対し、引用発明では、「メタルラインからなる配線層」について、そのような特定はなされていない点。

＜相違点３＞

本願発明１は、「前記第１の半導体基板の光入射面側の上部に形成された遮光膜」を有し、「前記遮光膜は、前記画素アレイに配置された前記転送トランジスタ、前記リセットトランジスタ、及び、前記増幅トランジスタのうち少なくとも一つと、前記第１の多層配線層の最も前記第２の半導体基板側の配線と前記第２の多層配線層の最も前記第１の半導体基板側の配線とが直接接合された領域の少なくとも一部とに対して、前記第１の半導体基板の光入射面と垂直な方向において重なる位置に形成されている」という構成を備えるのに対し、引用発明は、そのような構成を備えるものではない点。

＜相違点４＞

本願発明１は、「前記第１の半導体基板と前記第２の半導体基板が積層されたチップの、前記画素アレイを含む画素領域と前記画素領域外の領域とのそれぞれにおいて、前記第１の多層配線層の最も前記第２の半導体基板側の少なくとも１つ以上の配線と、前記第２の多層配線層の最も第１の半導体基板側の少なくとも１つ以上の配線とが直接接合され」という構成を備えるのに対し、引用発明は、「前記第１基板及び前記第２基板が、それぞれの前面に配置された、メタルラインからなるボンディングパッドを介して接合され」という構成を備えているが、本願発明１の上記のような構成を備えていない点。

（２）相違点についての判断

ア　相違点４について

事案に鑑み、まず、上記相違点４について検討する。

相違点４に係る本願発明１の「前記第１の半導体基板と前記第２の半導体基板が積層されたチップの、前記画素アレイを含む画素領域と前記画素領域外の領域とのそれぞれにおいて、前記第１の多層配線層の最も前記第２の半導体基板側の少なくとも１つ以上の配線と、前記第２の多層配線層の最も第１の半導体基板側の少なくとも１つ以上の配線とが直接接合され」という構成に関し、上記「第５　引用文献、引用発明等」「２．引用文献３について」、「３．引用文献４について」に記載されているとおり、本願優先日前において、入出力パッド部を画素領域外に設けることは一般的に行われていることであったといえる。

ここで、入出力パッド部を画素領域外に設けることは一般的に行われているとしても、上記第５の「１．引用文献１について」で摘記したように、段落【００２０】には、「本発明は、・・・その目的は、イメージセンサチップ上で占める受光領域を最大限確保することができるイメージセンサ及びその製造方法を提供することにある。」と記載されている。

そして、引用発明において、相違点４に係る本願発明１の「前記第１の半導体基板と前記第２の半導体基板が積層されたチップ」の、「前記画素領域外の領域」において、「前記第１の多層配線層の最も前記第２の半導体基板側の少なくとも１つ以上の配線と、前記第２の多層配線層の最も第１の半導体基板側の少なくとも１つ以上の配線とが直接接合され」という構成とするには、第１基板に「前記画素領域外の領域」を設けることを要するから、受光部（受光領域）を最大限確保することができなくなってしまうので、引用発明に、引用文献３、４に記載されている、上記一般的に行われている技術を適用することには動機付けが見出せない。

また、引用文献２、５ないし７には、相違点４に係る本願発明１の上記構成は記載も示唆もされていない。

したがって、相違点４に係る本願発明１の構成は、引用発明及び引用文献２ないし７に記載された技術的事項に基づいたとしても、当業者が容易に想到できるものではない

イ　したがって、上記相違点１ないし３について判断するまでもなく、本願発明１は、当業者であっても引用発明及び引用文献２ないし７に記載された技術的事項に基づいて容易に発明できたものであるとはいえない。

２．本願発明２ないし１８について

本願発明２ないし１７は、本願発明１を引用する発明であり、また、本願発明１８も、本願発明１の「前記第１の半導体基板と前記第２の半導体基板が積層されたチップの、前記画素アレイを含む画素領域と前記画素領域外の領域とのそれぞれにおいて、前記第１の多層配線層の最も前記第２の半導体基板側の少なくとも１つ以上の配線と、前記第２の多層配線層の最も第１の半導体基板側の少なくとも１つ以上の配線とが直接接合」と同一の構成を備えるものであるから、本願発明２ないし１８は、本願発明１と同じ理由により、当業者であっても、引用発明、及び拒絶査定において引用された引用文献２ないし７に記載された技術的事項に基づいて容易に発明できたものであるとはいえない。

第７　原査定について

１．理由１（特許法第２９条第２項）について

本願発明１－１８は「前記第１の半導体基板と前記第２の半導体基板が積層されたチップの、前記画素アレイを含む画素領域と前記画素領域外の領域とのそれぞれにおいて、前記第１の多層配線層の最も前記第２の半導体基板側の少なくとも１つ以上の配線と、前記第２の多層配線層の最も第１の半導体基板側の少なくとも１つ以上の配線とが直接接合」という構成を有するものであり、当業者であっても、拒絶査定において引用された引用文献１－７に基づいて、容易に発明できたものとはいえない。したがって、原査定の理由１を維持することはできない。

２．理由２（特許法第３６条第６項第２号）について

審判請求時の補正により、「光電変換部を含む画素アレイと、転送トランジスタ、リセットトランジスタ、及び、増幅トランジスタのうち少なくとも１つとを有する第１の半導体基板」との記載は、「光電変換部を含む画素アレイと、前記画素アレイに配置された、転送トランジスタ、リセットトランジスタ、及び、増幅トランジスタのうち少なくとも１つとを有する第１の半導体基板」に補正されており、原査定の理由２を維持することはできない。

第８　むすび

以上のとおり、原査定の理由によっては、本願を拒絶することはできない。

また、他に本願を拒絶すべき理由を発見しない。

よって、結論のとおり審決する。