2018-003239

特願２０１５－５５８０８２「相補型バックエンドオブライン（ＢＥＯＬ）キャパシタ」拒絶査定不服審判事件〔平成２６年　８月２８日国際公開、ＷＯ２０１４／１３０２９９、平成２８年　４月２１日国内公表、特表２０１６－５１１９４１〕について、次のとおり審決する。

【結　論】 本件審判の請求は、成り立たない。

【理　由】 １　手続の経緯 本願は、２０１４年２月１１日（パリ条約による優先権主張外国庁受理２０１３年２月１９日、米国）を国際出願日とする出願であって、平成２９年１０月３０日付けで拒絶査定がなされ、これに対し、平成３０年３月６日に拒絶査定不服審判が請求されると同時に手続補正書が提出され、同年５月２３日に上申書が提出された。その後当審において、平成３１年４月１０日付けで拒絶理由を通知し、期間を指定して意見書を提出する機会を与えたが、請求人からは何の応答もない。 ２　当審の拒絶理由 当審において平成３１年４月１０日付けで通知した拒絶の理由の概要は、 「●理由１（進歩性） 本件出願の請求項１～６に係る発明は、その優先日前に日本国内または外国において、頒布された又は電気通信回線を通じて公衆に利用可能となった引用文献である、「米国特許出願公開第２００９／００１４８３２号明細書（原査定の拒絶の理由で引用された引用文献１）」に記載された発明に基いて、その優先日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。」というもの、 「●理由２（サポート要件） 本件出願は、特許請求の範囲の記載が下記の点で不備のため、特許法第３６条第６項第１号に規定する要件を満たしていない。」というもの、 「●理由３（明確性） 本件出願は、特許請求の範囲の記載が下記の点で不備のため、特許法第３６条第６項第２号に規定する要件を満たしていない。」というもの、 「●理由４（実施可能要件） 本件出願は、発明の詳細な説明の記載が下記の点で不備のため、特許法第３６条第４項第１号に規定する要件を満たしていない。」というものである。 ３　本願発明 本願の請求項１～１０に係る発明は、平成３０年３月６日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１～６に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、その請求項１に記載されている事項により特定される次のとおりのものである。 「【請求項１】 金属酸化物金属（ＭＯＭ）キャパシタ構造であって、前記ＭＯＭキャパシタ構造の上位レイヤが集積回路（ＩＣ）デバイスの相互接続スタックの第１の上位相互接続層であり、前記ＭＯＭキャパシタ構造は前記相互接続スタックの少なくとも１つの下位相互接続層を備え、前記ＭＯＭキャパシタ構造は異なる極性の横方向に配置された導電性フィンガを備える、ＭＯＭキャパシタ構造と、 前記ＭＯＭキャパシタ構造に結合された前記相互接続スタックの第２の上位相互接続層、 前記第１の上位相互接続層と前記第２の上位相互接続層との間の少なくとも１つの金属絶縁体金属（ＭＩＭ）キャパシタ層と、 前記ＭＯＭキャパシタ構造に結合されたＭＩＭキャパシタ構造であり、前記第１の上位相互接続層の一部のみから成る第１のキャパシタプレートと、前記少なくとも１つのＭＩＭキャパシタ層の少なくとも一部を含む第２のキャパシタプレートとを備えるＭＩＭキャパシタ構造と、 前記相互接続スタックの前記第１の上位相互接続層と前記第２の上位相互接続層との間の追加のＭＩＭキャパシタ構造であって、前記追加のＭＩＭキャパシタ構造が、第１のキャパシタプレートと、誘電体層と、第２のキャパシタプレートとしての前記ＭＩＭキャパシタ構造の前記第２のキャパシタプレートとを備え、前記追加のＭＩＭキャパシタ構造の前記誘電体層は、前記追加のＭＩＭキャパシタ構造の第１のキャパシタプレートと前記追加のＭＩＭキャパシタ構造の第２のキャパシタプレートとの間の、前記追加のＭＩＭキャパシタ構造の第２のキャパシタプレートの表面全体に形成されている、追加のＭＩＭキャパシタ構造と、 を備え、 前記ＭＩＭキャパシタ構造の第１のキャパシタプレートと、前記ＭＩＭキャパシタ構造の第２のキャパシタプレートとが物理的に接続されていない、キャパシタ。」 ４　引用例の記載と引用発明 （１）引用文献１ ア　引用文献１の記載 引用文献１には、FIG 1～FIG 3Bとともに、以下の事項が記載されている（下線は当審で付加した。以下同じ。）。 「TECHNICAL FIELD [0001] The present invention relates to a semiconductor device that includes a capacitance, such as an analog/digital converter device or filter device, a device function of which is significantly influenced by a numerical value of the capacitance.」 （「技術分野 ［０００１］　本発明は、アナログ／デジタル変換デバイスまたはフィルタデバイスのような、静電容量を含む半導体デバイスに関するものであり、そのデバイス機能は静電容量の数値によって有意に影響されたものである。」）（審決注：翻訳は合議体による。以下、同じ。） 「[0004] A second relevant type of capacitor element is a so-called MIM capacitor element, which is a specifically designed capacitor element, formed from a dedicated dielectric layer and metal layer. These layers are formed in the so-called BEOL (back-end-off-line) process for electrically connecting the respective transistor and resistor elements that beforehand were produced in the so-called FEOL (front-and-off-line) process.） （「［０００４］　第２の関連するタイプのキャパシタ素子は、いわゆるＭＩＭキャパシタ素子であり、専用の誘電体層および金属層から形成された、特別に設計されたキャパシタ素子である。いわゆるＦＥＯＬ(フロント及びオフライン)プロセスで製造された予めのそれぞれのトランジスタや抵抗素子を電気的に接続するために、これらの層は、いわゆるＢＥＯＬ(バック・エンド・オフライン)プロセスで形成される。」） 「[0005] A third type of relevant capacitor element is formed by using existing wiring layers, e.g., VPP structures, GRID structures or sandwich structures.」 （「［０００５］　第３のタイプの関連するキャパシタ素子は、既存の配線層、例えＶＰＰ構造、グリッド構造、またはサンドイッチ構造を利用して形成される。」） 「[0014] Furthermore, in an embodiment of the invention the above mentioned combinations of capacitor elements being formed in different process steps or capacitor elements being formed basically at the same process stage but, with different dielectric materials or oxides, respectively, may be combined with each other in sophisticated multi-capacitor semiconductor devices with essentially reduced total capacitance value fluctuation.」 （「［００１４］　さらに、本発明の実施形態において、異なるプロセスステップで形成されたキャパシタ素子の上述の組み合わせ、あるいは同じプロセスステップで基本的に形成されたキャパシタ素子は、しかしながら、異なる誘電体材料または酸化物を用いて、それぞれ、本質的に減少した全静電容量値の変動を有する、高度なマルチキャパシタ型の半導体デバイスにおいて、互いに組み合わせてもよい。」） 「[0018] FIGS. 2A to 2E show several cross-sections of a BEOL metallization structure of a semiconductor device according to a first embodiment of the invention, and FIG. 2F is a schematic circuit diagram of the resulting total capacitance;」 （「［００１８］　図２Ａから図２Ｅは、本発明の第１の実施形態に係る半導体デバイスの後工程（ＢＥＯＬ）メタライゼーション構造のいくつかの断面を示し、図２Ｆは、結果的に得られる全静電容量の概略回路図である。」） 「[0024] FIGS. 2A to 2E show several vertical cross-sections of the metallization layer structure (VPP capacitors and MIM capacitors) of a semiconductor device, not showing those layers that belong to the so-called FEOL. In all of these figures, only the respective metal (e.g., aluminum) layers and vias of the VPP structure are shown, whereas any for the MIM capacitor the dielectric layer is shown (see the description below).」 （「図２Ａから図２Ｅは、半導体デバイスのメタライゼーション層構造（ＶＰＰキャパシタとＭＩＭキャパシタ）のいくつかの垂直な断面を示し、いわゆるＦＥＯＬに属するそれらの層を示すものではない。これらの図面の全てにおいて、ＶＰＰ構造のそれぞれの金属(例えば、アルミニウム)層とビアのみが示されているのに対して、ＭＩＭキャパシタのためのいずれかの誘電体層が示されている(以下の説明を参照されたい)。」） 「[0025] The BEOL structure of the semiconductor element is shown in FIG. 2A in a first vertical cross-sectional view and in FIG. 2B to 2E in further vertical cross-sectional views, in several sectional planes orthogonal to the sectional plane of FIG. 2A. The several metal layers are connected to form a parallel connection of a first capacitor C 1 (MIM capacitor) and a second capacitor C 2 (VPP capacitor), see especially FIGS. 2A and 2F. It is a design option of the specific layout, to adequately determine the numerical values of C 1 and C 2 such as to achieve the best possible reduction of the capacitance variation, i.e., the most precise total capacitance that may be realized under the given process step fluctuations of the BEOL steps.） （［００２５］　半導体素子のＢＥＯＬ構造が、第１の垂直断面図である図２Ａと、図２Ａの断面と直交するいくつかの断面の平面における、さらなる垂直断面図である図２Ｂから２Ｅとに示される。いくつかの金属層は、第１のキャパシタＣ１（ＭＩＭキャパシタ）と第２のキャパシタＣ２（ＶＰＰキャパシタ）の並列接続を形成するように接続される、特に図２Ａ及び２Ｆを参照されたい。静電容量の変化量の最大限可能な低減、すなわち、ＢＥＯＬ工程のプロセス工程変動の下で実現することができる最も正確な全静電容量を達成するように、Ｃ１およびＣ２の値を適切に決定することは、特定のレイアウトの設計オプションである。 ([0026] The BEOL metallization structure comprises a basically conventional VPP capacitor structure C 2 comprising alternating columns 4 or 5, respectively, of horizontally arranged and vertically stacked strip-shaped metal layers being electrically connected by comprising vias. A metal top layer 6, which is connected to the respective columns 4, in this example. On the other hand, columns 5 are connected to each other and to a superimposed second metal top layer 11 by means of an external wire connection 12 (FIG. 2A ). Thus, as can best be seen in FIG.2A , the VPP capacitor is of a basically comb-like structure of alternating, vertically aligned capacitor "plates" formed by the respective metal strip/via columns 4 and 5.） （「［００２６］　ＢＥＯＬメタライゼーション構造は、ビアを含むことにより電気的に接続され、それぞれ、水平に配置され、垂直方向に重ねられたストリップ状の金属層の交互の列４または５を含む、基本的に従来のＶＰＰキャパシタ構造Ｃ２を含む。金属頂部層６は、この例では、それぞれの列４に接続される。一方、列５は、互いに接続され、そして、外部ワイヤ接続手段１２によって、重畳された第２の金属頂部層１１に接続される（図２Ａ)。このように、図２Ａで最もよく分かるように、ＶＰＰキャパシタは、それぞれの金属ストリップ／ビアの列４と５によって形成された、交互に、垂直方向に整列されたキャパシタ“プレート”である、基本的に櫛状構造のものである。」） （[0027] On the surface of the lower top metal layer 6, a first conductive layer is arranged, which serves as a bottom electrode 7 of the MIM capacitor C 1. In one example, the top metal layer 6 is aluminum, while the conductive layer is TiN. On this lower MIM capacitor plate 7 an insulating layer 8 is provided, and thereon a second conductive layer 9 serving as a second (top) electrode of the MIM capacitor C 1, is arranged. This top capacitor electrode 9 is connected to the top metal layer 11 by vias 10. Continuing with the example, the conductive layer 9 can be TiN, while the metal layer 11 and vias 10 are Al.） （「［００２７］　下位の頂部金属層６の表面には、第１の導電層が配置されており、ＭＩＭキャパシタＣ１の下部電極７としての役割を果たす。１つの例では、頂部金属層６はアルミニウムであるが、導電層はＴｉＮである。この下位のＭＩＭキャパシタプレート７上に絶縁層８が設けられ、その上にＭＩＭキャパシタＣ１の第２の（頂部）電極となる第２の導電層９が配置されている。この頂部キャパシタ電極９はビア１０によって頂部金属層１１に接続される。例を続けると、導電層９はＴｉＮであるが、金属層１１とビア１０はＡｌである。」） （[0028] The details (including dimensions) of such structure, as well as the process steps for making the same are basically conventional, and therefore detailed description thereof is left out.」 (「［００２８］　このような構造体、および同様にそれを作るためのプロセス工程の（寸法を含む)詳細は、基本的に従来のものであり、従ってその詳細な説明は省略される。」） 「What is claimed is: 1. A semiconductor device, comprising a capacitance, the numerical value of which is relevant for a device function, wherein the capacitance comprises a parallel connection of at least a first capacitor element and a second capacitor element, wherein the first and second capacitor elements are formed in respective manufacturing steps that exhibit uncorrelated process fluctuations. 」（３ページ左欄第１８～２５行） （「請求項： １．　半導体デバイスであって、静電容量を含み、その数値は装置の機能と関連し、静電容量は、少なくとも第１のキャパシタ素子と第２のキャパシタ素子との並列接続を含み、第１および第２のキャパシタ素子は、無相関のプロセス変動を示すそれぞれの製造工程で形成されていることを特徴とする半導体デバイス。） 「6. The semiconductor device of claim 1, wherein the first capacitor element comprises an MIM capacitor element and the second capacitor element comprises a BEOL capacitor element. 」（３ページ左欄第４６～４９行） （「６．　第１のキャパシタ素子はＭＩＭキャパシタ素子からなり、第２のキャパシタ素子は、ＢＥＯＬキャパシタ素子からなることを特徴とする、請求項１に記載の半導体デバイス。」） FIG 2Aは、以下のとおりである。 FIG 2Aから、ＭＩＭキャパシタＣ１とＶＰＰキャパシタＣ２は積層されていることが見てとれる。 イ　引用発明 引用文献１の上記アの摘記事項及びFIG 1～FIG 3Bを参酌してまとめると、引用文献１には、FIG 2A～FIG 2Fに示された「第１の実施形態に係る半導体デバイス」に関し、以下の発明（以下「引用発明」という。）が記載されていると認められる。 「半導体デバイスであって、 いくつかの金属層が、第１のキャパシタＣ１（ＭＩＭキャパシタ）と第２のキャパシタＣ２（ＶＰＰキャパシタ）の並列接続を形成するように接続され、 ＭＩＭキャパシタＣ１とＶＰＰキャパシタＣ２は、積層されており、 ＭＩＭキャパシタを形成する誘電体層および金属層は、いわゆるＢＥＯＬ(バック・エンド・オフライン)プロセスで形成され、 ＶＰＰキャパシタは、既存の配線層を利用して形成されたものであり、 ＢＥＯＬメタライゼーション構造は、ビアを含むことにより電気的に接続され、それぞれ、水平に配置され、垂直方向に重ねられたストリップ状の金属層の交互の列４または５を含む、基本的に従来のＶＰＰキャパシタ構造Ｃ２を含み、 金属頂部層６は、それぞれの列４に接続され、 列５は、互いに接続され、そして、外部ワイヤ接続手段１２によって、重畳された第２の金属頂部層１１に接続され、 ＶＰＰキャパシタは、それぞれの金属ストリップ／ビアの列４と５によって形成された、交互に、垂直方向に整列されたキャパシタ“プレート”である、基本的に櫛状構造のものであり、 下位の頂部金属層６の表面には、ＭＩＭキャパシタＣ１の下部電極７としての第１の導電層が配置されており、 この下位のＭＩＭキャパシタプレート７上に絶縁層８が設けられ、その上にＭＩＭキャパシタＣ１の第２の（頂部）電極となる第２の導電層９が配置されており、 この頂部キャパシタ電極９はビア１０によって頂部金属層１１に接続されている、半導体デバイス。」 ５　本願発明と引用発明との対比・判断 （１）本願発明と引用発明との対比 本願発明と引用発明とを対比すると、次のことがいえる。 ア　引用発明において、「第２のキャパシタＣ２（ＶＰＰキャパシタ）」、「第１のキャパシタＣ１（ＭＩＭキャパシタ）」は、それぞれ、本願発明の「金属酸化物金属（ＭＯＭ）キャパシタ構造」、「ＭＩＭキャパシタ構造」に相当する。 引用発明の「半導体デバイス」は、「第２のキャパシタＣ２（ＶＰＰキャパシタ）」と「第２のキャパシタＣ１（ＭＩＭキャパシタ）」とを含むから、本願発明の「キャパシタ」に相当する。 イ　引用発明の「ストリップ状の金属層」、「下位の頂部金属層６」、「第２の金属頂部層１１」、「下部電極７」、及び「頂部キャパシタ電極９」は、それぞれ、本願発明の「下位相互接続層」、「第１の上位相互接続層」、「第２の上位相互接続層」、「第１のキャパシタプレート」、及び「第２のキャパシタプレート」に相当する。 また、引用発明では、「下位のＭＩＭキャパシタプレート７上に絶縁層８が設けられ、その上にＭＩＭキャパシタＣ１の第２の（頂部）電極となる第２の導電層９が配置されて」いるから、下部電極７と頂部キャパシタ電極９とは、物理的に接続されていないものと認められる。 ウ　引用発明において、「ＶＰＰキャパシタは、それぞれの金属ストリップ／ビアの列４と５によって形成された、交互に、垂直方向に整列されたキャパシタ“プレート”である、基本的には櫛状の構造のもの」であるから、本願発明と引用発明とは、「前記ＭＯＭキャパシタ構造は異なる極性の横方向に配置された導電性フィンガを備える」点で一致する。 エ　したがって、本願発明と引用発明との間は、次の一致点と相違点がある。 ＜一致点＞ 「金属酸化物金属（ＭＯＭ）キャパシタ構造であって、前記ＭＯＭキャパシタ構造の上位レイヤが集積回路（ＩＣ）デバイスの相互接続スタックの第１の上位相互接続層であり、前記ＭＯＭキャパシタ構造は前記相互接続スタックの少なくとも１つの下位相互接続層を備え、前記ＭＯＭキャパシタ構造は異なる極性の横方向に配置された導電性フィンガを備える、ＭＯＭキャパシタ構造と、 前記ＭＯＭキャパシタ構造に結合された前記相互接続スタックの第２の上位相互接続層と、 前記第１の上位相互接続層と前記第２の上位相互接続層との間の少なくとも１つの金属絶縁体金属（ＭＩＭ）キャパシタ層と、 前記ＭＯＭキャパシタ構造に結合されたＭＩＭキャパシタ構造であり、第１のキャパシタプレートと、前記少なくとも１つのＭＩＭキャパシタ層の少なくとも一部を含む第２のキャパシタプレートとを備えるＭＩＭキャパシタ構造と、 を備え、 前記ＭＩＭキャパシタ構造の第１のキャパシタプレートと、前記ＭＩＭキャパシタ構造の第２のキャパシタプレートとが物理的に接続されていない、キャパシタ。」 ＜相違点＞ ＜相違点１＞ ＭＩＭキャパシタ構造が備える第１のキャパシタプレートについて、本願発明では、「前記第１の上位相互接続層の一部のみから成る」のに対し、引用発明では、下部電極７は、下位の頂部金属層６の表面上に配置されており、「下位の頂部金属層６の一部のみから成る」ものではない点。 ＜相違点２＞ 本願発明では、「前記相互接続スタックの前記第１の上位相互接続層と前記第２の上位相互接続層との間の追加のＭＩＭキャパシタ構造であって、前記追加のＭＩＭキャパシタ構造が、第１のキャパシタプレートと、誘電体層と、第２のキャパシタプレートとしての前記ＭＩＭキャパシタ構造の前記第２のキャパシタプレートとを備え、前記追加のＭＩＭキャパシタ構造の前記誘電体層は、前記追加のＭＩＭキャパシタ構造の第１のキャパシタプレートと前記追加のＭＩＭキャパシタ構造の第２のキャパシタプレートとの間の、前記追加のＭＩＭキャパシタ構造の第２のキャパシタプレートの表面全体に形成されている、追加のＭＩＭキャパシタ構造」を備えるものであるのに対し、引用発明では、そのような特定はなされていない点。 （２）相違点についての判断 上記相違点について検討する。 ア　相違点１について ＭＩＭキャパシタを高密度化することは周知の課題であり、ＭＩＭキャパシタの構成において、ＭＩＭキャパシタの下部電極であるキャパシタプレートを、配線層の一部のみにより構成してＭＩＭキャパシタを高密度化することは、下記の周知例１～３に記載されているように周知技術である。 そして、引用発明において、ＭＩＭキャパシタＣ１を高密度化するために、周知例１～３に記載の周知技術を採用し、ＭＩＭキャパシタＣ１の下部電極７を、下位の頂部金属層６の一部のみから成るキャパシタプレートとすることは、当業者であれば容易になし得たことである。 ・周知例１：米国特許第６７７７７７７号明細書 「According to one embodiment of the invention, a structure comprises an electrode of a lower MIM capacitor situated in a first interconnect metal layer of a semiconductor die. The first interconnect metal layer can be, for example, aluminum or copper, and is situated over a first interlayer dielectric layer. The structure further comprises a shared electrode of the lower MIM capacitor and an upper MIM capacitor. The shared electrode is situated above the electrode of the lower MIM capacitor and can comprise, for example, titanium nitride, tantalum nitride, or a stack comprising aluminum and titanium nitride or tantalum nitride.」（第１欄第５８行～第２欄第１行） （「本発明の一実施形態によれば、構造体は、半導体ダイの第１の相互接続金属層に位置する下位のＭＩＭキャパシタの電極を含む。第１の相互接続金属層は、例えば、アルミニウムまたは銅とすることができ、第１の層間誘電体層の上方に配置される。構造体は、下位のＭＩＭキャパシタおよび上位のＭＩＭキャパシタの共通電極を、さらに含む。共通電極は下位のＭＩＭキャパシタの電極の上方に配置されており、例えば、窒化チタン、窒化タンタル、あるいは、アルミニウム、チタン窒化物またはタンタル窒化物を含む積層体を含むことができる。」）（審決注：翻訳は合議体による。以下、同じ。） 「FIG. 1 shows a cross-sectional view of a portion of a semiconductor die comprising an exemplary composite MIM capacitor in accordance with one exemplary embodiment of the present invention. As shown in FIG. 1, structure 100 includes, among other things, metal plate 128, dielectric segment 154, metal plate 126, dielectric segment 152 and metal plate 150 which is situated on interlayer dielectric 108. In structure 100, metal plate 128 and metal plate 126 form the two electrodes of an “upper” MIM capacitor and metal plate 126 and metal plate 150 form the two electrodes of a “lower” MIM capacitor. It is noted that, for the purpose of the present application, the “lower” MIM capacitor is defined as the MIM capacitor closer to interlayer dielectric 108 (i.e. closer to the substrate surface which is not shown) while the “upper” MIM capacitor is defined as the MIM capacitor further from interlayer dielectric 108 (i.e. further from the substrate surface which is not shown). Thus, metal plate 126 forms a shared electrode between the upper MIM capacitor (which is formed by metal plates 128 and 126) and the lower MIM capacitor (which is formed by metal plates 126 and 150 ). Also shown in FIG. 1, metal plate 150 is situated on interlayer dielectric 108 in interconnect metal layer 110.」（第３欄第８～３０行） （「図１は、本発明の１つの例示的実施形態による、例示的な複合ＭＩＭキャパシタを含む半導体ダイの部分断面図を示す。図１に示すように、構造体１００は、とりわけ、金属プレート１２８、誘電体セグメント１５４、金属プレート１２６、誘電体セグメント１５２および金属プレート１５０を含み、層間誘電体１０８上に配置される。構造体１０００において、金属プレート１２８と金属プレート１２６は、“上位の”ＭＩＭキャパシタの２つの電極を形成し、金属プレート１２６と金属プレート１５０は、“下位の”ＭＩＭキャパシタの２つの電極を形成する。本出願の目的のため、“下位の”ＭＩＭキャパシタは、層間誘電体１０８に近い（すなわち、図示されていない基板表面に近い）、ＭＩＭキャパシタとして定義され、だが、“上位の”ＭＩＭキャパシタは、層間誘電体１０８から遠い(すなわち、図示されていない基板表面から遠い)、ＭＩＭキャパシタとして定義されることに注意されたい。このようにして、金属プレート１２６は、（金属プレート１２８及び１２６によって形成される）上位のＭＩＭキャパシタ、および（金属プレート１２６及び１５０によって形成される）下位のＭＩＭキャパシタとの間の共通電極を形成する。 図１にも示されているように、金属プレート１５０は、相互接続金属層１１０中において、層間誘電体１０８上に配置される。」） 「It is noted that, unlike metal plate 150, metal plate 126 is not formed in an interconnect metal layer. In other words, metal plate 126 is formed within interlayer dielectric 160, where conventionally no metal exists. As stated above, metal plate 126 forms a shared electrode between the upper and lower MIM capacitors. The shared electrode functions as an electrode of the lower MIM capacitor as well as an electrode of the upper MIM capacitor as discussed above. 」（第４欄第４～１１行） （「なお、金属プレート１５０とは異なり、金属プレート１２６は、相互接続金属層中には形成されていないことに注意されたい。換言すれば、金属プレート１２６は、層間誘電体１６０内部に形成され 、そこには通常は金属が存在しない。上述のように、金属プレート１２６は、上位および下位のＭＩＭキャパシタの共通電極を形成する。共通電極は、上述したように、上位のＭＩＭキャパシタの電極としてと同様に、下位のＭＩＭキャパシタの電極として機能する。」） 「As discussed above, the composite MIM capacitor in structure 100 includes two MIM capacitors connected in parallel and formed perpendicular to the surface of the die. However, it is noted that the invention's composite MIM capacitor can include any number of MIM capacitors connected in parallel and formed perpendicular to the surface of the die. Such MIM capacitors can be formed perpendicular to the surface of the die in the space available between interconnect metal layers 110 and 114 . 」（第６欄第１０～１８行） 「上述したように、構造体１００における複合ＭＩＭキャパシタは、並列に接続され、ダイの表面に垂直に形成された、２つのＭＩＭキャパシタを含む。しかしながら、本発明の複合ＭＩＭキャパシタは、並列に接続され、ダイの表面に垂直に形成されたＭＩＭキャパシタをいくつでも含むことができることに留意されたい。このようなＭＩＭキャパシタは、相互接続金属層110と114との間の利用可能な空間中におけるダイの表面に垂直に形成することができる。」 FIG.1は、以下のとおりである。 ・周知例２：特開２００６－４９４８６号公報 「【０００３】 上記従来の技術で形成したＭＩＭ容量は、容量密度が小さいため、アナログフロントエンド回路のように回路特性上、容量の占める割合が大きい回路では、ＭＩＭ容量形成面積を大きくしなければならない。そのため、チップサイズそのものが大きくなり、チップ原価が高くなるという問題があった。上記ＭＩＭ容量の容量密度を高くする方法としては、容量絶縁膜の薄膜化が進められているが、絶縁破壊耐圧が減少するという信頼性的な問題で薄膜化は困難であり、結果的にＭＩＭ容量部分の面積縮小は困難である。また、携帯電話用システム電源に使用する半導体集積回路では、入／出力を内部回路よりも高電圧で使用する場合が多い。その際、ＭＩＭ容量に高電圧が印加されないように、容量を直列に接続し、各容量部分にかかる電圧を下げる必要がある。何れの場合も容量部分の面積が大きくなることより、結果的にチップ原価が高くなる。 【０００４】 本発明の目的は、ＭＩＭ容量素子を有する集積回路の面積を縮小し、チップサイズを小型化し、チップ原価を下げることが可能な半導体装置およびその製造方法を提供することである。」 「【００２８】 （実施の形態１） 図１は本発明による実施の形態１の半導体装置におけるＭＩＭ容量の構造を示す平面図であり、図２は図１のＡ－Ａ’線断面図である。図１および図２において、符号１は第１導電型シリコン基板に公知の技術で、フォトリソグラフィー、イオン注入、熱処理、ＣＶＤ、エッチング等を行うことにより、半導体集積回路に使用されるデバイスが形成されたシリコン基板を示す。符号２はシリコン基板１上に形成された保護膜を示す。符号３０１は保護膜２上に形成されて第１のＭＩＭ容量の下部電極を兼ねる第１層目金属膜配線を示す。符号４０１は第１層目金属膜配線３０１上に形成された第１のＭＩＭ容量の容量絶縁膜を示す。符号５０１は容量絶縁膜４０１上に形成された第１のＭＩＭ容量の上部電極を示す。符号２０１は保護膜２、第１層目金属膜配線３０１および上部電極５０１上に形成された金属膜配線間の層間絶縁膜を示す。符号３０２は層間絶縁膜２０１上に形成されて第２のＭＩＭ容量の下部電極を兼ねる第２層目金属膜配線を示す。符号６０１は層間絶縁膜２０１に形成されて上部電極５０１と第２層目金属膜配線３０２とを接続するタングステンプラグを示す。符号４０２は第２層目金属膜配線３０２上に形成された第２のＭＩＭ容量の容量絶縁膜を示す。符号５０２は容量絶縁膜４０２上に形成された第２のＭＩＭ容量の上部電極を示す。符号２０２は層間絶縁膜２０１、第２層目金属膜配線３０１および上部電極５０２上に形成された金属膜配線間の層間絶縁膜を示す。符号３０３は層間絶縁膜２０２上に形成された第３層目金属膜配線を示す。符号６０２は層間絶縁膜２０２に形成されて上部電極５０２と第３層目金属膜配線３０３とを接続するタングステンプラグを示す。符号２０００は保護膜を示す。」 ・周知例３：特表２００６－５２２４６４号公報 「【背景技術】 【０００２】 高性能の混合信号およびＲＦ回路は、高密度の集積キャパシタを必要とする。金属－絶縁体－金属（ＭＩＭ）キャパシタは、半導体ダイ上に集積混合信号およびＲＦ回路を作製するのに使用することが考えられ得る。不利なことに、典型的なＭＩＭキャパシタのキャパシタンス密度は低い。また、ＲＦおよび混合信号の用途は高いキャパシタンス値を必要とするため、典型的なＭＩＭキャパシタによって消費されるダイ領域は大きすぎて、ダイコストの増加を製造業者およびユーザにもたらす。」 「【０００７】 本発明は、半導体ダイにおける、電圧依存性が低減した高密度複合ＭＩＭキャパシタに向けられている。本発明は、ＭＩＭキャパシタのキャパシタンス値がキャパシタ電極に印加された電圧にもそれほど依存しない、混合信号およびＲＦの用途において使用するための高密度ＭＩＭキャパシタに対する当該技術分野における要望に対処し、その要望を解決する。」 「【００１２】 図１は、本発明の一実施例に従った、下部ＭＩＭキャパシタが上部ＭＩＭキャパシタと並列接続された例示的な複合ＭＩＭキャパシタを含む半導体ダイの一部の断面図を示す。図１に示すように、構造１００は、金属板１２４、金属板１２０、金属板１２２、および金属板１３０を含み、それらは２つのＭＩＭキャパシタ用の電極を形成している。構造１００では、金属板１２４と金属板１２０とが「下部」ＭＩＭキャパシタの２つの電極を形成し、金属板１２２と金属板１３０とが「上部」ＭＩＭキャパシタの２つの電極を形成している。なお、本出願の目的のため、「下部」ＭＩＭキャパシタは、層間誘電体１０８に近いほう（すなわち、図示されていない基板表面に近いほう）のＭＩＭキャパシタとして規定され、一方、「上部」ＭＩＭキャパシタは、層間誘電体１０８から遠いほう（すなわち、図示されていない基板表面から遠いほう）のＭＩＭキャパシタとして規定される。 【００１３】 図１に同様に示すように、金属板１２４は層間誘電体１０８の上に、相互接続金属層１０７に位置しており、それ（すなわち金属板１２４）は、アルミニウム、銅、または他の好適な金属を含み得る。金属板１２４は、当該技術分野において公知の態様で相互接続金属の層を堆積させ、パターニングすることによって形成可能である。一実施例では、金属板１２４は、たとえばアルミニウムのコア部分の上にたとえば窒化チタン、窒化タンタル、チタン、および／またはタンタルの積み重ねられた層を含む「金属積層物」である。さらに、この積層物の最上層は、酸素、窒素または水素化学において調整されてもよい。一例として、金属板１２４は約０．３ミクロン～約０．９ミクロンの厚みを有し得る。本実施例では、相互接続金属層１０７は、半導体ダイにおける第２の相互接続金属層であり得る。他の実施例では、相互接続金属層１０７は、半導体ダイにおける第１、第３、第４、またはそれ以上の相互接続金属層であってもよい。金属板１２４は下部ＭＩＭキャパシタの「下部」電極を形成する。なお、本出願の目的のため、「下部」電極は、層間誘電体１０８に近いほう（すなわち、図示されていない基板表面に近いほう）の電極として規定される。 …（略）… 【００１８】 図１に同様に示すように、金属板１２２および金属セグメント１２８がそれぞれ、ビア１１４およびビア１１８の上の相互接続金属層１１５内に位置している。本実施例では、相互接続金属層１１５は、半導体ダイにおける第３の相互接続金属層であり得る。他の実施例では、相互接続金属層１１５は、半導体ダイにおける第２、第４、第５、またはそれ以上の相互接続金属層であってもよい。金属板１２２および金属セグメント１２８は、アルミニウム、銅、または他の好適な金属を含み得る。金属板１２２および金属セグメント１２８は、当該技術分野において公知の態様で相互接続金属の層を堆積させ、パターニングすることによって形成されてもよい。一実施例では、金属板１２２は、たとえばアルミニウムのコア部分の上にたとえば窒化チタン、窒化タンタル、チタン、および／またはタンタルの積み重ねられた層を含む「金属積層物」である。さらに、この積層物の最上層は、酸素、窒素または水素化学において調整されてもよい。金属板１２２、すなわち上部ＭＩＭキャパシタの下部電極は、金属板１２０、すなわち下部ＭＩＭキャパシタの上部電極に、ビア１１４によって電気的に結合され、金属セグメント１２８は、金属板１２４、すなわち下部ＭＩＭキャパシタの下部電極に、ビア１１８によって電気的に結合されている。金属板１２４は、下部ＭＩＭキャパシタの下部電極であるのに加え、以下により詳細に説明するように、複合ＭＩＭキャパシタの１端子としても機能し得る。 【００１９】 図１にさらに示すように、誘電体セグメント１３４が金属板１２２の上に位置しており、それ（すなわち誘電体セグメント１３４）は、組成、厚みおよび形態が誘電体セグメント１３２と実質的に同様であり得る。図１に同様に示すように、金属板１３０は誘電体セグメント１３４の上に位置しており、それ（すなわち金属板１３０）は、組成、厚みおよび形態が金属板１２０と実質的に同様であり得る。金属板１３０は上部ＭＩＭキャパシタの上部電極を形成する。有利には、金属板１３０は、金属板が従来存在していない層間誘電体１１２内に形成される。」 イ　相違点２について 上記の周知例１には、相互接続金属層１１０と相互接続金属層１１４との間にＭＩＭキャパシタが積層され、上位のＭＩＭキャパシタ（本願発明の「追加のＭＩＭキャパシタ構造」に相当。）の下部電極である金属プレート１２６が下位のＭＩＭキャパシタ（本願発明の「ＭＩＭキャパシタ構造」に相当。）の上部電極となる旨が記載されている。 また、ＭＩＭキャパシタにおいて、ＭＩＭキャパシタの下部電極の表面全体上に誘電体層を誘電体層を形成することは、下記の周知例４～６に記載されているように、周知技術であり、更に、ＭＩＭキャパシタが積層された構成において、上位のＭＩＭキャパシタの下部電極としての下位のＭＩＭキャパシタの上部電極（本願発明の「追加のＭＩＭキャパシタ構造の第２のキャパシタプレート」に相当。）の表面全体上に誘電体層を形成することも、周知例４、５に記載されているように周知技術である。 そして、引用発明において、「ＶＰＰキャパシタは、それぞれの金属ストリップ／ビアの列４と５によって形成された、交互に、垂直方向に整列されたキャパシタ“プレート”である、基本的に櫛状構造のもの」であるから、当該ＶＰＰキャパシタはＭＩＭキャパシタであるといえる。また、引用発明は、「ＭＩＭキャパシタＣ１とＶＰＰキャパシタＣ２は、積層されて」いるから、ＭＩＭキャパシタが積層された構成のものといえる。 したがって、ＭＩＭキャパシタが積層された構成の引用発明において、周知例１、４～６に記載された周知技術を適用して、相違点２に係る本願発明の構成を採用することは、当業者であれば容易になし得たことである。 ・周知例４：特開２００４－１７９４１９号公報 「【０００１】 【発明の属する技術分野】 本発明は、半導体装置、特にキャパシタを有する半導体装置に関する。 【０００２】 【従来の技術】 近年、ＲＦ回路等のアナログ回路とＣＭＯＳ回路等のロジック回路を同一チップ内に集積化したＬＳＩが検討されている。このようにロジック回路とともにアナログ回路が集積化されたＬＳＩでは、それぞれの回路に要求されるキャパシタ特性を同時に満たす高性能のキャパシタを形成する必要がある。このような要求に対し、金属電極間に誘電体膜（絶縁膜）を挟んだＭＩＭ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌ）キャパシタを用いることが提案されている。」 「【００１７】 ［実施形態１］ 本発明の第１の実施形態に係る半導体装置（アナログ回路とロジック回路を同一チップ内に集積化したＬＳＩ）の製造方法を、図１～図１０を参照して説明する。本実施形態は、キャパシタの誘電体膜として２層の窒化シリコン膜を用いたものであり、容量密度４～５ｆＦ／μｍ２ 　を実現可能である。 【００１８】 まず、図１に示すように、シリコン基板１０１（半導体基板）上に素子分離領域１０２、ゲート電極１０３及び拡散領域１０４を形成する。続いて、層間絶縁膜１０５を全面に堆積し、さらに平坦化処理を行う。続いて、層間絶縁膜１０５にヴィアホールを形成し、さらにヴィアホール内に金属膜１０６を埋め込む。 【００１９】 次に、上記構造上に多層配線構造を形成する。すなわち、金属配線１０８、１０９及び１１０、バリア層１１１、１１２及び１１３、層間絶縁膜１１４、１１５及び１１６、窒化シリコン膜１０７、１１７、１１８及び１１９等を形成する。金属配線１０８、１０９及び１１０は、層間絶縁膜１１４、１１５及び１１６内に銅などの金属膜を埋め込んだ後、ダマシン法によって形成される。バリア層１１１、１１２及び１１３は、金属配線１０８、１０９及び１１０の材料が層間絶縁膜１１４、１１５及び１１６中へ拡散するのを防止するためのものであり、例えばＴｉＮなどを用いて形成される。 【００２０】 以上のようにして、図１に示すような下部領域の構造が形成される。なお、図２以後の工程については、説明の簡単化のため、図１に示した下部構造については、窒化シリコン膜１１９以外は図示を省略する。 【００２１】 図１に示した下部構造を形成した後、図２に示すように、窒化シリコン膜１１９上全面に、チタン（Ｔｉ）膜１２０、窒化チタン（ＴｉＮ）膜１２１（第３の導電膜）、窒化シリコン（ＳｉＮ）膜１２２（第２の誘電体膜）、窒化チタン膜１２３（第２の導電膜）、窒化シリコン膜１２４（第１の誘電体膜）及び窒化チタン膜１２５（第１の導電膜）を、順次形成する。窒化チタン膜１２１、１２３及び１２５はＰＶＤ法で、窒化シリコン膜１２２及び１２４はＰＶＤ法又はプラズマＣＶＤ法で形成する。続いて、窒化チタン膜１２５上にフォトレジスト膜を塗布した後、リソグラフィによりレジストパターン１２６（マスクパターン）を形成する。 【００２２】 次に、図３に示すように、レジストパターン１２６をマスクとして、窒化チタン膜１２５をＲＩＥ（Ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ）によってエッチングする。このとき、窒化シリコン膜のエッチングレートに対する窒化チタン膜のエッチングレートが十分大きい条件で、窒化チタン膜１２５をエッチングする。これにより、キャパシタの電極１２５ａ（第１の電極）と、電極１２５ａから離間し、電極１２５ａを囲むリング状導電部１２５ｂが形成される。図４は、本工程によって得られる電極１２５ａとリング状導電部１２５ｂとの平面的な関係を示したものである。 【００２３】 次に、図５に示すように、レジストパターン１２６をアッシング等により除去する。続いて、全面にフォトレジスト膜を塗布した後、リソグラフィによりレジストパターン１２７を形成する。このレジストパターン１２７は、電極１２５ａ全体及び電極１２５ａとリング状導電部１２５ｂとの間の領域全体を覆い、且つリング状導電部１２５ｂの内縁を含む部分を覆うものである。本実施形態のＭＩＭキャパシタは、数百ミクロン角と極めて大きいサイズであるため、このようなリソグラフィも容易に行うことができる。 【００２４】 次に、図６に示すように、レジストパターン１２７及びリング状導電部１２５ｂをマスクとして、ＲＩＥにより窒化シリコン膜１２４をエッチングする。このとき、窒化チタン膜のエッチングレートに対する窒化シリコン膜のエッチングレートが十分大きい条件でエッチングを行う。 【００２５】 次に、図７に示すように、窒化シリコン膜のエッチングレートに対する窒化チタン膜のエッチングレートが十分大きい条件で、窒化チタン膜をエッチングする。これにより、窒化チタン膜１２５ｂは、レジストパターン１２７をマスクとしてエッチングされ、リング状電極１２５ｃが形成される。同時に、窒化チタン膜１２３は、窒化シリコン膜１２４のパターンをマスクとしてエッチングされる。 【００２６】 次に、図８に示すように、ＲＩＥにより、窒化シリコン膜１２４、窒化チタン膜１２３、窒化シリコン膜１２２、窒化チタン膜１２１及びチタン膜１２０を、以下のようにしてエッチングする。 【００２７】 まず、窒化チタン膜のエッチングレートに対する窒化シリコン膜のエッチングレートが十分大きい条件でエッチングを行う。これにより、窒化シリコン膜１２４は、レジストパターン１２７をマスクとしてエッチングされる。同時に、窒化シリコン膜１２２は、窒化チタン膜１２３のパターンをマスクとしてエッチングされる。 【００２８】 続いて、窒化シリコン膜のエッチングレートに対する窒化チタン膜のエッチングレートが十分大きい条件でエッチングを行う。これにより、窒化チタン膜１２３は、レジストパターン１２７をマスクとしてエッチングされ、電極１２３ａ（第２の電極）が形成される。同時に、窒化チタン膜１２１は、窒化シリコン膜１２２のパターンをマスクとしてエッチングされ、電極１２１ａ（第３の電極）が形成される。また、このエッチング工程において、チタン膜１２０もエッチングされる。 【００２９】 このようにして、窒化シリコン膜１２４のパターンの外縁及び電極１２３ａの外縁がリング状電極１２５ｃの外縁に整合し、且つ、電極１２１ａの外縁が窒化シリコン膜１２２のパターンの外縁に整合したキャパシタ構造が得られる。次に、アッシング等によりレジストパターン１２７を除去した後、全面に層間絶縁膜１２８を形成する。 【００３０】 次に、図９に示すように、層間絶縁膜１２８上にフォトレジスト膜を塗布した後、リソグラフィによりレジストパターン（図示せず）を形成する。続いて、このレジストパターンをマスクとして、ＲＩＥにより層間絶縁膜１２８、窒化シリコン膜１２２及び１２４をエッチングすることで、電極１２１ａ、１２３ａ及び１２５ａに達するコンタクトホールを形成する。 【００３１】 次に、上記各コンタクトホールを埋めるように、全面に金属膜を形成する。続いて、この金属膜上にフォトレジスト膜を塗布した後、リソグラフィによりレジストパターン（図示せず）を形成する。続いて、このレジストパターンをマスクとして、ＲＩＥにより金属膜をエッチングすることで、配線１２９ａ（第１の導電性接続部）及び配線１２９ｂ（第２の導電性接続部）を、互いに離間するように形成する。電極１２１ａと電極１２５ａとは、配線１２９ａによって電気的に接続される。 【００３２】 以上のようにして、図９に示すように、下部構造上にキャパシタ構造等が形成された半導体装置が得られる。図１０に、上述した工程によって得られる電極１２５ａとリング状電極１２５ｃとの平面的な関係を示した。以後、保護膜の形成等が行われるが、ここではそれらについては省略する。」 ・周知例５：特開２０１０－４０７７５号公報 「【技術分野】 【０００１】 本発明は、容量素子として誘電体層を導電層で挟んだ構成のＭＩＭ（metal-insulator-metal）キャパシタを備える半導体装置及びその製造方法に係わる。」 「【００２０】 １．半導体装置の第１の実施の形態 図１に、第１の実施の形態の半導体装置の構成の断面図を示す。 図１に示す半導体装置１０は、半導体基体１１上に、容量素子として三端子電極容量素子構造のキャパシタ２０と、キャパシタ２０に接続される第１～第３の導電プラグ２６，２７，２８と、第１～第３の導電プラグ２６，２７，２８の側壁に形成されている第１～第３の絶縁層１６，１７，１８とを備える。 【００２１】 三端子電極容量素子構造のキャパシタ２０は、導電層と誘電層との積層構造により形成されている。この積層構造は、下層から順に第１の導電層２１、第１の誘電層２２、第２の導電層２３、第２の誘電層２４、及び、第３の導電層２５から構成されている。 そして、三端子電極容量素子構造のキャパシタ２０の積層構造では、各層が同一形状、同一面積で形成され、積層構造の側壁１９は平面に形成され、また、キャパシタ２０の側面が半導体基体１１の載置面に対して略垂直に形成される。」 ・周知例６：.特開２０１０－２５８１３０号公報 「【技術分野】 【０００１】 本発明は、半導体装置及びそのレイアウト方法に関し、特にＭＩＭ容量を有する半導体装置及びそのレイアウト方法に関する。」 「【００１５】 （実施の形態１） 図１は、本発明の第１の実施の形態に係る半導体装置の模式的断面図である。この半導体装置は、第１層間絶縁膜１０１、下層配線１０２、キャップ層１０３、第２層間絶縁膜１０４、第３層間絶縁膜１０５、上層配線１０６、ＭＩＭ容量ＭＣ１、ＭＣ２を備えている。ここで、ＭＩＭ容量ＭＣ１、ＭＣ２はそれぞれ、下部電極１０７、容量絶縁膜１０８、上部電極１０９、ハードマスク層１１０を備えている。」 ウ　本願発明についてのまとめ 以上のとおりであるから、引用発明において、周知技術に基づいて、相違点１、２に係る本願発明の構成を採用することは、当業者が容易になし得たことである。 そして、本願発明によって当業者が予期し得ない格別の効果が奏されるとは認められず、相違点１、２を総合判断しても、本願発明は当業者が容易に発明をすることができたものというほかない。 したがって、本願発明は、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものである。 （３）まとめ 以上のとおり、本願発明は、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものである。 よって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。 ６　サポート要件、明確性、実施可能要件について （１）明確性について＜その１＞ ア　請求項１及び請求項４の「上位レイヤ」という日本語の用語の技術的意味を明確に理解することができない。 イ　すなわち、請求項１には、「金属酸化物金属（ＭＯＭ）キャパシタ構造であって、前記ＭＯＭキャパシタ構造の上位レイヤが集積回路（ＩＣ）デバイスの相互接続スタックの第１の上位相互接続層であり、前記ＭＯＭキャパシタ構造は前記相互接続スタックの少なくとも１つの下位相互接続層を備え、前記ＭＯＭキャパシタ構造は異なる極性の横方向に配置された導電性フィンガを備える、ＭＯＭキャパシタ構造」（下線は合議体が付与した。）と記載されている。 一方、本願の明細書の段落【００２５】には、図５に示されたMOMキャパシタ構造５３０に関し、「この構成では、MOMキャパシタ構造530の上位レイヤ532は、相互接続スタック210の第1の上位相互接続層212(M9)である。MOMキャパシタ構造530の上位レイヤ532が平行な導電性フィンガを含むように示されている」と記載されている。 ウ　そうすると、請求項１の上記記載は、（Ａ）MOMキャパシタの上位レイヤ（図５の532）である第1の相互接続層（図５のM9）が導電性フィンガであることを意味するものと理解されるが、この理解で正しいのか不明である。すなわち、「上位レイヤ」とは、「導電性フィンガ」を含む「相互接続層」が複数スタックされて（積み重ねられて）構成されるＭＯＭキャパシタ構造の中の、最も上側に位置する、「導電性フィンガ」を含む「相互接続層」を意味すると理解されるが、このような理解で正しいのか不明である。 あるいは、（Ｂ）「上位レイヤ」とは、「導電性フィンガ」を含む「相互接続層」が複数スタックされた（積み重ねられた）構成に対して、位置的に上側に設けられた相互接続層を意味し、請求項１には、当該「上位レイヤ」である層には、導電性フィンガが設けられていないものも含まれると理解すべきなのか不明である。 したがって、上記（Ａ）、（Ｂ）のいずれの理解が正しいのか、明確でない。 エ 　請求項４の記載も同様な理由で、不明確である。 よって、請求項１、４及び請求項１、４を引用する請求項２、３、５、６に係る発明は、明確でない。 以上のとおりであるから、本願は、特許請求の範囲の記載が特許法第３６条第６項第２号に規定する要件を満たしていない。 （２）明確性について＜その２＞ ア　請求項１、４には、「前記ＭＩＭキャパシタ構造の第１のキャパシタプレートと、前記ＭＩＭキャパシタ構造の第２のキャパシタプレートとが物理的に接続されていない」と記載されている。 イ　そして、請求人は、平成２９年９月１５日に提出した意見書において、 「新請求項１の「前記ＭＩＭキャパシタ構造の第１のキャパシタプレートと、前記ＭＩＭキャパシタ構造の第２のキャパシタプレートとが物理的に接続されていない」との記載の補正は、本願の図２～５の記載等に基づくもの」である旨、 及び、 「特に、本願発明１は「前記ＭＩＭキャパシタ構造の第１のキャパシタプレートと、前記ＭＩＭキャパシタ構造の第２のキャパシタプレートとが物理的に接続されていない」ことを特徴としており、本願発明１の当該特徴はいずれの引用文献にも開示も示唆もされていません。 また、垂直構造を形成する通常のプロセスでは、下側から複数の層が互いに接触して堆積されるので、物理的に接続されていないキャパシタプレートに想到することは当業者にとって容易ではないと思料します。」と主張している。 ウ　請求項１に記載の「物理的に接続されていない」とは、意見書の主張を勘案すると、第１のキャパシタプレートと第２のキャパシタプレートとの間に「層」が堆積されていないこと、ないし、存在しないこと、すなわち、両者の間には、固体の物質が存在せず、間隙を有することを意味するものと理解されるが、このような理解で正しいのか不明である。 あるいは、当該記載は、第１のキャパシタプレートと第２のキャパシタプレートとが、互いに直接に接触していないこと、すなわち、両者の間に他の層が介在することを特定しようとしているのか不明である。 したがって、上記いずれの解釈が正しいのか、明確でない。 よって、請求項１、４及び請求項１、４を引用する請求項２、３、５、６に係る発明はに係る発明は、明確でない。 以上のとおりであるから、本願は、特許請求の範囲の記載が特許法第３６条第６項第２号に規定する要件を満たしていない。 （３）実施可能要件について 本願の明細書の発明の詳細な説明の段落【００２１】には、図2のMIMキャパシタ構造250の静電容量密度(C1)について、「誘電率(k1)が５に等しく」と記載されている。 請求項１、４の上記アの記載が、上記ウの前者のように、第１のキャパシタプレートと第２のキャパシタプレートとの間に「層」が堆積されていない、ないし、存在しない構成を意味するのであれば、誘電率(k1)が５に等しく、２つのプレート間に層が堆積されていない、ないし、存在しない構成を、当業者がどのようにして実施することができるのか、理解できない。 したがって、本願の発明の詳細な説明は、当業者が、請求項１～１０に係る発明を実施することができる程度に明確かつ十分に記載したものではない。 よって、本願は、発明の詳細な説明の記載が特許法第３６条第４項第１号に規定する要件を満たしていない。 （４）サポート要件について 図２～５では、MIMキャパシタ250の下部プレート212と上部プレート252の間は、背景と同じく白色で、着色はされていないものの、発明の詳細な説明には、「誘電率(k1)が５に等しく」と記載されており、一方、空気の誘電率は１であるから、当該プレートに挟まれた間の部分には、空気以外の何かが存在することとなる。 したがって、発明の詳細な説明に、当該プレートに挟まれた間の部分に層が堆積されていない、ないし、存在しない構成が開示されていることは認められない。 よって、請求項１、４及び請求項１、４を引用する請求項２、３、５、６に係る発明は、発明の詳細な説明に記載されたものではない。 以上のとおりであるから、本願は、特許請求の範囲の記載が特許法第３６条第６項第１号に規定する要件を満たしていない。 ７　むすび 以上のとおりであるから、本願は、他の請求項について検討するまでもなく、拒絶をすべきものである。 よって、結論のとおり審決する。