2017-014125

特願２０１６－５０６３１３「ＲＲＡＭおよびＲＲＡＭに対して情報を格納し検索する方法」拒絶査定不服審判事件〔平成２６年１０月　９日国際公開、ＷＯ２０１４／１６３８６２、平成２８年　７月２８日国内公表、特表２０１６－５２２５２７、請求項の数（２）〕について、次のとおり審決する。

【結　論】 原査定を取り消す。 本願の発明は、特許すべきものとする。

【理　由】 第１　手続の経緯 本願は，２０１４年２月２５日（パリ条約による優先権主張２０１３年４月２日（以下，「優先日」という。）；米国）を国際出願日とする出願であって，平成２８年１１月１日付けで審査官により拒絶理由通知がされ，平成２９年２月７日に意見書が提出されるとともに手続補正がされ，平成２９年２月１５日付けで審査官により拒絶理由通知がされ，平成２９年５月８日に意見書が提出され，平成２９年５月２３日付けで拒絶査定（原査定）がされ，これに対し，平成２９年９月２５日に拒絶査定不服審判の請求がされると同時に手続補正がされ，平成３０年５月２５日付けで当審より拒絶理由通知（以下，「当審拒絶理由通知１」という。）がされ，平成３０年８月２９日に意見書が提出されるとともに手続補正がされ，平成３０年１０月２９日付けで当審より拒絶理由通知（以下，「当審拒絶理由通知２」という。）がされ，平成３１年１月２９日に意見書が提出されるとともに手続補正がされたものである。 第２　原査定の概要 原査定（平成２９年５月２３日付け拒絶査定）の概要は次のとおりである。 本願請求項１－２３に係る発明は，以下の引用文献１ないし３に基づいて，その発明の属する技術の分野における通常の知識を有する者（以下，「当業者」という。）が容易に発明できたものであるから，特許法第２９条第２項の規定により特許を受けることができない。 引用文献等一覧 １．特開２００５－１１６１４５号公報 ２．国際公開第２００６／０２７９２０号 ３．国際公開第２０１２／１１６１８６号 第３　当審拒絶理由の概要 当審でなされた拒絶理由の概要は次のとおりである。 １　当審拒絶理由通知１ （１）本願は，特許請求の範囲の記載が特許法第３６条第６項第２号に規定する要件を満たしていない。 （２）本願請求項１及び２に係る発明は，以下の引用文献ＡないしＤに基づいて，当業者が容易に発明できたものであるから，特許法第２９条第２項の規定により特許を受けることができない。 引用文献等一覧 Ａ．国際公開第２００５／０７６２８０号 Ｂ．特開２００５－１１６１４５号公報（原査定時の引用文献１） Ｃ．特開２００１－４３６９１号公報 Ｄ．特開平１１－９６７８２号公報 ２　当審拒絶理由通知２ 本願請求項１及び２に係る発明は，以下の引用文献ａないしｄに基づいて，当業者が容易に発明できたものであるから，特許法第２９条第２項の規定により特許を受けることができない。 引用文献等一覧 ａ．特開２００５－１１６１４５号公報（原査定時の引用文献１，当審拒絶理由通知１の引用文献Ｂ） ｂ．国際公開第２００５／０７６２８０号（当審拒絶理由通知１の引用文献Ａ） ｃ．特開２００１－４３６９１号公報（当審拒絶理由通知１の引用文献Ｃ） ｄ．特開平１１－９６７８２号公報（当審拒絶理由通知１の引用文献Ｄ） 第４　本願発明 本願請求項１，２に係る発明（以下，それぞれ「本願発明１」，「本願発明２」という。）は，平成３１年１月２９日付けの手続補正で補正された特許請求の範囲の請求項１，２に記載された事項により特定される発明であり，以下のとおりの発明である。 「　【請求項１】 ビット線と， 第１及び第２のワード線と， 前記ビット線及び前記第１のワード線の交差部分に設けられたプログラマブル材料を含む第１のメモリセルと， 前記ビット線及び前記第２のワード線との交差部分に設けられたプログラマブル材料を含む第２のメモリセルと，を備え， 前記第１及び第２のメモリセルは，それぞれ前記ビット線とソース線との間に直列に設けられた前記プログラマブル材料を含む抵抗性ランダムアクセスメモリセルと対応する第１及び第２のワード線が接続された選択デバイスとを備え， 複数のメモリビットの内の第１のメモリビットは前記第１のメモリセル及び前記第２のメモリセルから構成される結合されたメモリセルを含み，前記第１のメモリビットの結合された前記メモリセルは，前記第１のワード線及び前記第２のワード線から構成される対になったワード線と単一の前記ビット線によってアドレス指定され， 前記第１及び第２のワード線に，プログラミング動作を行う際に供給されるワード線上のパルスと同一期間及び同一振幅のパルスを読み出し時に供給することによって，前記読み出し時に前記第１のメモリセル及び前記第２のメモリセルを同時に選択することによって前記第１のメモリセル及び前記第２のメモリセルから構成される結合されたメモリセルの内容を前記ビット線に読み出し可能であり， 前記第１のメモリビットの結合された前記メモリセルは，前記アドレス指定を通じて実質的に同時に選択され，且つ前記複数のメモリビットの内の１つ以上の第２のメモリビットの結合された他のメモリセルとは互いに別々にプログラムされ，ここで，前記実質的に同時の選択は，前記第１のメモリビット及び前記１つ以上の第２のメモリビットを含むメモリビットに対応する結合されたメモリセルを，前記対応する結合されたメモリセルのプログラミング動作に対する測定の限度内で同時にプログラムすることを指すことを特徴とする抵抗性ランダムアクセスメモリ。 【請求項２】 前記第１及び第２のメモリセルは，相変化メモリ，多価金属酸化物を利用するセル，導電性ブリッジランダムアクセスメモリ，二元酸化物セルのいずれか一つを含むことを特徴とする請求項１に記載の抵抗性ランダムアクセスメモリ。」 第５　引用文献，引用発明等 １　引用文献１について 原査定の拒絶の理由に引用文献１として引用され，当審拒絶理由通知１（引用文献Ｂ）及び２（引用文献ａ）にも引用された特開２００５－１１６１４５号公報には，図面とともに次の事項が記載されている。（下線は当審により付与。以下同様。） Ａ　「【００１１】 この発明は，上記に鑑みてなされたものであり，多数回の消去／書込等によって個々のメモリセルにトランスコンダクタンス特性劣化を生じても読み出し速度の低下を抑えることができ，読み出し速度低下を招来することなく書換保証回数の多数回化を可能にする半導体フラッシュメモリを得ることを目的とする。 【００１２】 また，この発明は，センスアンプのビット線負荷のアンバランスを無くし，また当初設定していた読み出しセルとリファレンスメモリセルのしきい値電圧差を所定値に保持できるようにし，高速読み出しが行える半導体フラッシュメモリを得ることを目的とする。 【００１３】 また，この発明は，複数セルで１ビットのデータを保持することによって高信頼性を確保する高信頼性ブロックと，信頼性は高くないがビット単価の安い１ビット／１セルの通常信頼性ブロックとを混在して設ける場合に，高速アクセス性を維持し，かつ高信頼性ブロックと通常信頼性ブロックとの間で良好な回路レイアウトの再利用性が実現できる半導体フラッシュメモリを得ることを目的とする。 【課題を解決するための手段】 【００１４】 上述した目的を達成するために，この発明にかかる半導体フラッシュメモリは，メモリセルアレイを構成する複数の読み出しメモリセルについての消去動作時および書込動作時に，前記複数の読み出しメモリセルのメモリ電流を読み出しメモリセル毎に個別にセンスしながら各読み出しメモリセルのしきい値電圧を所定値に調整する消去制御手段および書込制御手段と，読み出し動作時に，前記消去制御手段および書込制御手段が同一データを記憶させた前記複数の読み出しメモリセルにおける２以上の読み出しメモリセルを同時に選択して総電流をセンスする読み出し制御手段とを備えたことを特徴とする。 【００１５】 この発明によれば，読み出し動作では，消去動作時および書込動作時に同一データを記憶させた２以上の読み出しメモリセルを同時に選択して総電流をセンスするので，多数回の消去／書込等によって個々の読み出しメモリセルは，ｇｍ劣化が生じメモリ電流が少なくなっていても，総電流は，ｇｍ劣化を起こしていない読み出しメモリセルのメモリ電流と同程度以上とすることが可能であるので，読み出し速度の低下が抑制される。これによって，読み出し速度の低下を招来することなく，書換保証回数の多回数化が図れる。このとき，消去動作時および書込動作時では，複数の読み出しメモリセルのメモリ電流を読み出しメモリセル毎に個別にセンスしながら各読み出しメモリセルのしきい値電圧を所定値に調整するので，読み出しマージンの確保が行える。したがって，書換保証回数の多数回化と高速読み出しとの両立が可能になる。 【発明の効果】 【００１６】 この発明によれば，多数回の消去／書込等によって個々のメモリセルにトランスコンダクタンス特性劣化を生じても読み出し速度の低下を抑えるができ，書換保証回数の多回数化が図れる。また，センスアンプのビット線負荷を等しくすることが可能となり，さらに当初設定していた読み出しメモリセルとリファレンスメモリセルのしきい値電圧差を所定値に保持できるようになるので，高速読み出しが行えるようになる。」 Ｂ　「【００１８】 実施の形態１． 図１は，この発明にかかる半導体フラッシュメモリの実施の形態１による半導体フラッシュメモリの読み出し回路の基本構成を示す回路図である。図１において，センスデータＳＤ０を出力するセンスアンプ（ＳＡ０）１の入力端には，複数のメインビット線ＭＢＬ（ＭＢＬ０，ＭＢＬ１，…，ＭＢＬｍ）が並列に設けられている。複数のメインビット線ＭＢＬ０，ＭＢＬ１，…，ＭＢＬｍには，それぞれ，選択トランジスタ２－０，２－１，…，２－ｍが挿入されている。選択トランジスタ２－０，２－１，…，２－ｍのゲート電極には，それぞれ，Ｙゲート線ＹＧ（ＹＧ（０），ＹＧ（１），……，ＹＧ（ｍ））が接続されている。 【００１９】 複数のメインビット線ＭＢＬのそれぞれには，複数のサブビット線ＳＢＬが並列に設けられ，各サブビット線ＳＢＬには，選択トランジスタが挿入される。各選択トランジスタのゲート電極には，セレクトゲート線ＳＧが接続されている。 【００２０】 すなわち，図１に示すように，メインビット線ＭＢＬ０には，複数のサブビット線ＳＢＬ００，ＳＢＬ００，…，ＳＢＬ０ｎが並列に設けられている。また，メインビット線ＭＢＬ１には，複数のサブビット線ＳＢＬ１０，ＳＢＬ１１，……，ＳＢＬ１ｎが並列に設けられている。また，サブビット線ＳＢＬ００には，選択トランジスタ３－００が挿入され，サブビット線ＳＢＬ０１には，選択トランジスタ３－０１が挿入され，サブビット線ＳＢＬ１０には，選択トランジスタ３－１０が挿入され，サブビット線ＳＢＬ１１には，選択トランジスタ３－１１が挿入されている。 【００２１】 そして，第０列のサブビット線ＳＢＬ００，ＳＢＬ１０，…に挿入される選択トランジスタ３－００，３－１０，……のゲート電極には，セレクトゲート線ＳＧ（０）が接続されている。第１列のサブビット線ＳＢＬ０１，ＳＢＬ１１，…に挿入される選択トランジスタ３－０１，３－１１，…のゲート電極には，セレクトゲート線ＳＧ（１）が接続されている。以降，同様に，第ｎ列のサブビット線ＳＢＬ０ｎ，ＳＢＬ１ｎ，…に挿入される選択トランジスタのゲート電極には，セレクトゲート線ＳＧ（ｎ）が接続されている。 【００２２】 また，各サブビット線ＳＢＬには，上記した選択トランジスタを介して複数のメモリセルＭが並列に配置されている。すなわち，サブビット線ＳＢＬ００には，選択トランジスタ３－００を介して複数のメモリセルＭ０００，Ｍ００１，…，Ｍ００ｐが並列に配置されている。サブビット線ＳＢＬ０１には，選択トランジスタ３－０１を介して複数のメモリセルＭ０１０，Ｍ０１１，…，０１ｐが並列に配置されている。サブビット線ＳＢＬ１０には，選択トランジスタ３－１０を介して複数のメモリセルＭ１００，Ｍ１０１，…，Ｍ１０ｐが並列に配置されている。サブビット線ＳＢＬ１１には，選択トランジスタ３－１１を介して複数のメモリセルＭ１１０，Ｍ１１１，……，Ｍ１１ｐが並列に配置されている。 【００２３】 そして，横方向に並ぶ複数のメモリセルＭのコントロールゲート電極には，ワード線ＷＬ（ＷＬ（０），ＷＬ（１），…，ＷＬ（ｐ））が接続されている。すなわち，メモリセルＭ０００，Ｍ０１０，……，Ｍ１００，Ｍ１１０，…のコントロールゲート電極には，ワード線ＷＬ（０）が接続されている。メモリセルＭ００１，Ｍ０１１，……，Ｍ１０１，Ｍ１１１，…のコントロールゲート電極には，ワード線ＷＬ（１）が接続されている。以降，同様に，メモリセルＭ００ｐ，Ｍ０１ｐ，……，Ｍ１０ｐ，Ｍ１１ｐ，…のコントロールゲート電極には，ワード線ＷＬ（ｐ）が接続されている。 【００２４】 なお，各メモリセルのソース電極の電位は，読み出し時では接地（グランド）電位となるように制御される。そこで，この明細書では，説明の便宜から，図１に示すように，各メモリセルのソース電極は，接地（グランド）接続されると表記することで，読み出し時の回路であること明示することとしている。」 Ｃ　「【００２８】 図３を参照して，半導体フラッシュメモリで行われる一般的な消去シーケンスと書込シーケンスとについて説明する。図３は，半導体フラッシュメモリの消去状態と書込状態とのしきい値分布を説明する図である。図３において，横軸は，ワード線信号電圧（ＷＬ電圧）であり，消去ベリファイ電圧１０と通常読み出し電圧１１と書込ベリファイ電圧１２とが，（消去ベリファイ電圧１０）＜（通常読み出し電圧１１）＜（書込ベリファイ電圧１２）の関係で示されている。縦軸は，該当メモリセルの個数である。 【００２９】 一般に，半導体フラッシュメモリでは，「消去」は，ブロック一括で行われ，「書込」は，１バイト（＝８ビット）等の複数ビット単位で行われる。図３では，論理値“１”の消去分布１３でのメモリしきい値電圧が通常読み出し電圧１１（例えば，５．５Ｖ）以下の低電圧側に分布し，論理値“０”の書込分布１４でのメモリしきい値電圧が通常読み出し電圧１１を超える高電圧側に分布している場合が示されている。そして，図３では，消去分布１３でのメモリしきい値電圧の上限判定値である消去ベリファイ電圧１０として例えば，４．０Ｖが示され，また書込分布１４でのメモリしきい値電圧の下限判定値である書込ベリファイ電圧１２として例えば，７．０Ｖが示されている。 【００３０】 消去シーケンスでは，消去パルスを与えては消去ベリファイを行うという動作を繰り返しながら徐々にメモリしきい値電圧を低下させ，１ブロック全てのメモリセルのしきい値電圧が消去ベリファイ電圧１０を下回った時点で消去パルス印加を終了する。また，書込シーケンスでは，書込パルスを与えては書込ベリファイを行うという動作を繰り返しながら徐々にメモリしきい値電圧を上昇させ，該当するメモリセルのしきい値電圧が書込ベリファイ電圧１２を上回った時点で書込パルス印加を終了する。以降，この「消去／書込」シーケンス実行時に行われる「ベリファイ読み出し」と区別するために，通常のメモリデータの読み出しは，「通常読み出し」と称する。 【００３１】 さて，センスアンプ（ＳＡ０）１では，一般に，メモリセルからの引き抜き電流が多いほど感度が良くなり，高速動作が期待できる。したがって，個々のメモリセルが多数回の消去／書込によってｇｍ劣化した場合でも，「通常読み出し」時に２以上のメモリセル分のセンス電流を得るようにすれば，読み出し速度の低下が回避できることになる。但し，ベリファイしきい値の調整設定では，通常読み出し時に同時に選択する２以上のメモリセルを一括して行うと，後述するように，十分な効果が得られないことが起こる。 【００３２】 そこで，この実施の形態１では，「消去／書込」シーケンス実行時では，１メモリセル毎に「ベリファイ読み出し」を実行して個別にしきい値電圧の調整を行いながら所望のメモリしきい値電圧まで消去／書込を行う。そして，「通常読み出し」時では，例えば，図４に示す方法で２メモリセルを同時に選択してセンスするようにしている（読み出し方法その１）。 【００３３】 図４は，この実施の形態１による２メモリセルを同時に選択してセンスする方法を説明する図である。ここでは消去セルの読み出しを例に挙げて説明する。図４において，メモリセルＭ０００，Ｍ００１は，上記した消去シーケンスにおいて個別に消去ベリファイ電圧（４．０Ｖ）１０まで消去されたメモリセルであるとする。「通常読み出し」時に，ワード線ＷＬ（０），ＷＬ（１）に同一アドレスを与えて同時に“Ｈ”レベルにするとともに，Ｙゲート線ＹＧ（０）とセレクトゲートＳＧ線（０）とを共に“Ｈ”レベルにする。このようにすれば，センスアンプ（ＳＡ０）１からは，２つのメモリセルＭ０００，Ｍ００１のメモリ電流が同時に引き抜かれるので，ｇｍ劣化による個々のメモリセル電流低下分を補うことができるようになる。なお，同様の方法で，３以上のメモリセルを同時に選択することができる。 【００３４】 図５は，同一消去ベリファイ電圧で消去したメモリセル同士で比較したｇｍ劣化有無セルの電流特性を示す図である。図５において，横軸は，メモリセルのゲート・ソース間電圧（Ｖｇｓ），つまり，ＷＬ電圧である。横軸には，消去ベリファイ電圧１０と，この消去ベリファイ電圧１０よりも高電圧である通常読み出し電圧１１とが示されている。縦軸は，メモリセルのドレイン・ソース間電流（メモリ電流）Ｉｄｓである。図５において，ｇｍ劣化のないメモリセルの電流特性１６とｇｍ劣化のあるメモリセルの電流特性１７とは，同じベリファイ電圧１０において等しい消去ベリファイ電流１８で交差する特性となるが，ｇｍ劣化のないメモリセルの電流特性１６は，消去ベリファイ電圧１０よりも低電圧側であるが消去ベリファイ電圧１０に近い位置から比較的急勾配で立ち上がる特性を示すのに対し，ｇｍ劣化のあるメモリセルの電流特性１７は，消去ベリファイ電圧１０よりも低電圧側に大きく離れた位置から比較的緩い勾配で立ち上がる特性を示す。 【００３５】 ここで，以降，通常読み出し時の形態として，この実施の形態による２セルを同時に読み出す形態を「２セル／１ビット構成」と称し，一般に行われている１セルのみを読み出す形態を「１セル／１ビット構成」と称することにするが，この「２セル／１ビット構成」と「１セル／１ビット構成」とを比較してこの実施の形態の意義を説明する。 【００３６】 図６は，消去後における「１セル／１ビット構成メモリアレイ内のｇｍ劣化のないセルの電流特性」と「２セル／１ビット構成メモリアレイ内のｇｍ劣化のあるセルの電流特性」とを比較して示す図である。ここで，１セル／１ビット構成のメモリブロックにおける消去ベリファイ電圧１０の値をＶｅｖｅｒｉ１とし，２セル／１ビット構成のメモリブロックにおける消去ベリファイ電圧１０の値をＶｅｖｅｒｉ２とすると，図６では，両者の消去ベリファイ電圧１０を等しい（Ｖｅｖｅｒｉ１＝Ｖｅｖｅｒｉ２）と設定した場合の「１セル／１ビット構成メモリアレイ内のｇｍ劣化のないセルの電流特性」１９と「２セル／１ビット構成メモリアレイ内のｇｍ劣化のあるセルの電流特性」２０とが示されている。図６に示すように，「１セル／１ビット構成メモリアレイ内のｇｍ劣化のないセルの電流特性」１９と「２セル／１ビット構成メモリアレイ内のｇｍ劣化のあるセルの電流特性」２０とは，消去ベリファイ電圧１０の値がＶｅｖｅｒｉ１＝Ｖｅｖｅｒｉ２であるとき，等しい消去ベリファイ電流（値Ｉｅｖｅｒｉ）１８で交差する特性となる。 【００３７】 図６において，通常読み出し時に，通常読み出し電圧１１として値Ｖｒｅａｄをワード線ＷＬに印加したとき，１セル／１ビット構成のメモリアレイ１９での通常読み出し電流２１は，値Ｉｒｅａｄ１であるのに対し，２セル／１ビット構成のメモリアレイ２０での通常読み出し電流２２は，１セル当たりはＩｒｅａｄ１よりも小さい値Ｉｒｅａｄ２となるが，２セル分として，２・Ｉｒｅａｄ２となる。 【００３８】 したがって，１ビットデータの読み出しに２メモリセルを同時に選択し，それらの総電流からセンスするこの実施の形態１による方式では，（２・Ｉｒｅａｄ２）＞（Ｉｒｅａｄ１）という電流値関係を維持できる範囲のｇｍ劣化度合いの範囲内であれば，個々のメモリセルは，多数回の消去／書込等によってｇｍ劣化を起こしても，２セル／１ビット読み出しを行うことによってｇｍ劣化を起こしていないメモリセルを１セル／１ビット読み出しを行う場合と同等の速度で読み出すことが可能となる。また，このことから，２セル／１ビット構成のブロックでは，１セル／１ビット構成のブロックよりも多数回の書換保証が可能となることが分かる。なお，消去セルについて説明したが，書込セルについても同様であることは言うまでもない。 【００３９】 次に，この実施の形態１による上記した効果を得るには，「消去／書込」シーケンス実行時では，１メモリセル毎に「ベリファイ読み出し」を実行して個別にしきい値電圧の調整を行いながら所望のメモリしきい値電圧まで消去／書込を行うことが重要である。すなわち，「消去／書込」シーケンス実行時に，２メモリセルをまとめてベリファイ読み出しを行うと，２メモリセルの合計セル電流によってしきい値電圧が調整されるので，各メモリセルの書込時間や消去時間が特性上異なる場合には，各メモリセルにおけるしきい値電圧がばらついてしまう可能性があり，上記した効果が十分に得られないことが起こるからである。以下，図７～図１０を参照して，これらについて説明する。」 以上，上記ＡないしＣの記載から，上記引用文献１には次の発明（以下，「引用発明」という。）が記載されていると認められる。 「多数回の消去／書込等によって個々のメモリセルにトランスコンダクタンス特性劣化を生じても読み出し速度の低下を抑えることができ，読み出し速度低下を招来することなく書換保証回数の多数回化を可能にする半導体フラッシュメモリであって， メモリセルアレイを構成する複数の読み出しメモリセルについての消去動作時および書込動作時に，前記複数の読み出しメモリセルのメモリ電流を読み出しメモリセル毎に個別にセンスしながら各読み出しメモリセルのしきい値電圧を所定値に調整する消去制御手段および書込制御手段と，読み出し動作時に，前記消去制御手段および書込制御手段が同一データを記憶させた前記複数の読み出しメモリセルにおける２以上の読み出しメモリセルを同時に選択して総電流をセンスする読み出し制御手段とを備え， 半導体フラッシュメモリの読み出し回路の基本構成として， メインビット線ＭＢＬ０には，複数のサブビット線ＳＢＬ００，ＳＢＬ００，…，ＳＢＬ０ｎが並列に設けられ，また，メインビット線ＭＢＬ１には，複数のサブビット線ＳＢＬ１０，ＳＢＬ１１，……，ＳＢＬ１ｎが並列に設けられ，また，サブビット線ＳＢＬ００には，選択トランジスタ３－００が挿入され，サブビット線ＳＢＬ０１には，選択トランジスタ３－０１が挿入され，サブビット線ＳＢＬ１０には，選択トランジスタ３－１０が挿入され，サブビット線ＳＢＬ１１には，選択トランジスタ３－１１が挿入されており， また，各サブビット線ＳＢＬには，上記した選択トランジスタを介して複数のメモリセルＭが並列に配置されており，すなわち，サブビット線ＳＢＬ００には，選択トランジスタ３－００を介して複数のメモリセルＭ０００，Ｍ００１，…，Ｍ００ｐが並列に配置され，サブビット線ＳＢＬ０１には，選択トランジスタ３－０１を介して複数のメモリセルＭ０１０，Ｍ０１１，…，０１ｐが並列に配置され，サブビット線ＳＢＬ１０には，選択トランジスタ３－１０を介して複数のメモリセルＭ１００，Ｍ１０１，…，Ｍ１０ｐが並列に配置され，サブビット線ＳＢＬ１１には，選択トランジスタ３－１１を介して複数のメモリセルＭ１１０，Ｍ１１１，……，Ｍ１１ｐが並列に配置されており， そして，横方向に並ぶ複数のメモリセルＭのコントロールゲート電極には，ワード線ＷＬ（ＷＬ（０），ＷＬ（１），…，ＷＬ（ｐ））が接続されており，すなわち，メモリセルＭ０００，Ｍ０１０，……，Ｍ１００，Ｍ１１０，…のコントロールゲート電極には，ワード線ＷＬ（０）が接続され，メモリセルＭ００１，Ｍ０１１，……，Ｍ１０１，Ｍ１１１，…のコントロールゲート電極には，ワード線ＷＬ（１）が接続され，以降，同様に，メモリセルＭ００ｐ，Ｍ０１ｐ，……，Ｍ１０ｐ，Ｍ１１ｐ，…のコントロールゲート電極には，ワード線ＷＬ（ｐ）が接続されており， ２メモリセルを同時に選択してセンスする方法として， メモリセルＭ０００，Ｍ００１は，上記した消去シーケンスにおいて個別に消去ベリファイ電圧（４．０Ｖ）１０まで消去されたメモリセルであるとして，「通常読み出し」時に，ワード線ＷＬ（０），ＷＬ（１）に同一アドレスを与えて同時に“Ｈ”レベルにするとともに，Ｙゲート線ＹＧ（０）とセレクトゲートＳＧ線（０）とを共に“Ｈ”レベルにすることであり，このようにすれば，センスアンプ（ＳＡ０）１からは，２つのメモリセルＭ０００，Ｍ００１のメモリ電流が同時に引き抜かれるので，ｇｍ劣化による個々のメモリセル電流低下分を補うことができるようになる，ものであり， １ビットデータの読み出しに２メモリセルを同時に選択し，それらの総電流からセンスすることで，個々のメモリセルは，多数回の消去／書込等によってｇｍ劣化を起こしても，２セル／１ビット読み出しを行うことによってｇｍ劣化を起こしていないメモリセルを１セル／１ビット読み出しを行う場合と同等の速度で読み出すことが可能となり，また，このことから，２セル／１ビット構成のブロックでは，１セル／１ビット構成のブロックよりも多数回の書換保証が可能となる， 半導体フラッシュメモリ。」 ２　引用文献２について 原査定の拒絶の理由に引用文献２として引用された国際公開第２００６／０２７９２０号の段落[００９７]～［０１１３］，図１９，２０には，読み出しおよび書き込み動作中に，３個の抵抗性メモリセルを共通の抵抗状態に維持してメモリビットを形成することで，唯一のメモリセルを有するメモリビットと比較して信頼性の向上をもたらす技術事項が記載されている。 ３　引用文献３について 原査定の拒絶の理由に引用文献３として引用された国際公開第２０１２／１１６１８６号の段落［０００４］には，抵抗性素子として，ＲＲＡＭ，ＰＣＲＡＭ，ＭＲＡＭがあることが記載されている。 ４　引用文献Ａについて 当審拒絶理由通知１に引用文献Ａとして引用され，当審拒絶理由通知２（引用文献ｂ）にも引用された国際公開第２００５／０７６２８０号には，図面とともに次の事項が記載されている。 Ｄ　「【００３３】 まず，メモリセルアレーMCAについて説明する。メモリセルアレーMCAの構成例を図２に示す。メモリセルMCが，ワード線WL0，WL1，WL2，WL3，…と，ビット線BL0，BL1，BL2，BL3，…の交点に設けられる。また，ソース線SL01，SL23，…が設けられる。ソース線は，例えば，接地電圧VSSに接続される。各メモリセルMCは，相変化抵抗PCRとメモリセルトランジスタMTにより構成される。２種類のメモリセル構成を図３に示す。(a)では，相変化抵抗PCRの一端はビット線BLに接続され，他端はメモリセルトランジスタMTのソース・ドレインの一方に接続される。メモリセルトランジスタのソース・ドレインの他方は，ソース線に接続され，ゲートはワード線に接続される。本構成では，ライト時にビット線BLをソース線SLに比べて高電位，例えば，1.2Vに駆動する場合にメモリセルトランジスタMTの駆動力を大きく取れるため優位である。(b)では，(a)の相変化抵抗PCRとメモリセルトランジスタMTの接続関係を逆にした構成である。本構成では，ソース線SLに比べてビット線を低電位に駆動する方式，例えばソース線SLの電位が1.2Vでビット線BLを0Vに駆動した場合，メモリセルトランジスタMTの駆動力を大きく取れるため優位である。さらに，読出し，書込み動作でビット線が駆動されても非選択セルにおいてメモリセルトランジスタMTの拡散層を充放電する電流が流れないためデータ破壊を防止できる。また，ここではメモリセルトランジスタとしてＮＭＯＳトランジスタを示しているが，ＰＭＯＳトランジスタやバイポーラトランジスタの使用も可能である。ただし，高集積化の観点からＭＯＳトランジスタが望ましく，ＰＭＯＳトランジスタに比べ，オン状態でのチャネル抵抗の小さいＮＭＯＳトランジスタが好適である。以下では，メモリセルトランジスタとしてＮＭＯＳトランジスタを用いる場合の電圧関係で，動作などを説明する。なお，ビット線はデータ線とも呼ばれている。ここでは簡単のため示していないが，メモリセルアレーMCAには，必要に応じて，読出し時の参照信号を発生するためのダミーセルも設けられる。」 Ｅ　「【００４４】 ＜実施例３＞ 次にデータ信頼性向上を実現するアレー構成について述べる。前述のとおりリセット状態の相変化素子は，読出し動作や，高常温下での動作により熱ディスターブを受けてセット状態へ相変化を起こす可能性がある。一方，セット状態の相変化素子がリセット状態へと相変化を起こす可能性は，リセット状態の相変化素子がセット状態に相変化を起こす可能性は十分に小さいと考えられる。そこで，1ビットのデータを複数のメモリセルに冗長性を持たせて記憶させることで，相変化素子に記憶データの信頼性を向上する。 【００４５】 図１２は，本発明の実施例である。ビット線BL00,BL01,BL02,BL03・・・及びBL10,BL11,BL12,BL13・・・は，それぞれ前述の図２のメモリセルアレーMCAと同様な構成のメモリセルアレーMCA0,MCA1に接続されている。ビット線BL00,BL01,BL02,BL03・・・が接続されるセンスアンプブロックSAB0及び。（当審注：「。」は誤記と解される。）ビット線BL10,BL11,BL12.BL13が接続されるセンスアンプブロックSAB1は前述のいずれの実施例のセンスアンプブロックSABの回路構成でもかまわない。センスアンプブロックSAB0からデータ入出力線I/O0がセンスアンプブロックSAB1からデータ入出力線I/O1がそれぞれ相補の信号(t/b)として出力される。出力された信号線は，論理和ブロックORBに入力される。論理和ブロックORBは，これらの入力信号を用いて外部出力データDOt/bを出力する。また，論理和ブロックORBは，外部からの書込みデータDIt/bをセンスアンプブロックSAB0及びSAB1へ伝達する。 【００４６】 次に本実施例での読み出し動作を説明する。メモリセルアレーMCA0及びMCA1は，ひとつのアドレスが入力されると同時に活性化される。このとき指定されたアドレスのメモリセルMCから読み出した信号は，それぞれメモリセルアレーMCA0のメモリセルMCから読み出した信号は，センスアンプブロックSAB0で感知，増幅され，メモリセルアレーMCA1のメモリセルMCから読み出した信号はセンスアンプブロックSAB1で感知，増幅される。このとき，センスアンプブロックでは，図１３にあるようなメモリセルMCの相状態と出力される相補の信号I/O＊t，I/O＊bの出力電圧との関係にしたがってデータを出力する。つまり，相状態が高抵抗状態（Reset）の場合には，入出力信号I/O0t及びI/O1tが H'状態となり，低抵抗状態（Set）の時には，入出力信号I/O0t，I/O1tはL'状態となる。そして，これらの入出力信号を受けた論理和ブロックORBでは，入出力信号I/O0tとI/O1tの論理和を行って，外部出力データDOt/bを出力する。入出力信号I/O0t及び，I/O1tと外部出力データDOtの関係を図１３に示す。この図のように，入出力信号I/O0t及びI/O1tのいずれか片方もしくは，両方が H'状態の時に外部出力データが H'状態になるようになっている。これは，メモリセルの相変化素子の状態に置き換えると，読み出したメモリセルアレーMCA0あるいはMCA1のメモリセルのいずれか一方，あるいは両方が高抵抗状態（Reset）であると外部出力データDOtが H'になる。 【００４７】 次に本構成における書込み動作について説明する。書込み時には，論理和ブロックORBに外部入力データ信号DIt/bを介して書込みデータが入力される。論理和ブロックORBでは，外部入力データ信号DIt/bをスイッチを介して入室力信号I/O0t，I/O0b及び入出力信号I/O1t，I/O1bに転送する。これらの入出力信号は，それぞれセンスアンプブロックSAB0，SAB1に送られる。センスアンプブロックSAB0,SAB1では，前述の実施例のセンスアンプブロックSABと同様に，メモリセルアレーMCA0及びMCA1にあるメモリセルMCにデータを書き込む動作を行う。 【００４８】 次に本構成の利点について述べる。相変化メモリにおいて高温待機や，連続した読出し動作などによる相変化によるデータ破壊や，不良ビットや落ちこぼれビットなどによるデータ信頼性の低下を防止できる。相変化素子の記録保持特性が劣化する，例えば摂氏１２５度以上での高速動作および長時間放置が可能となる。 また，ここでは，1ビットを2つのメモリセルMCに記憶しているが，2つ以上のメモリセルMCに記憶し，その読出し結果の論理和をとったものを出力する構成でもかまわない。この場合には，3つのうち1つでも高抵抗状態であれば H'を出力することができよりデータ信頼性を向上することができる。」 ここで，上記Ｅの「実施例３」が示された「図１２」における「メモリセルアレーMCA0,MCA1」とは，「図２のメモリセルアレーMCAと同様な構成」であるところ，上記Ｄにおける「メモリセルアレーMCAについて説明する。メモリセルアレーMCAの構成例を図２に示す。メモリセルMCが，ワード線WL0，WL1，WL2，WL3，…と，ビット線BL0，BL1，BL2，BL3，…の交点に設けられる。また，ソース線SL01，SL23，…が設けられる。ソース線は，例えば，接地電圧VSSに接続される。各メモリセルMCは，相変化抵抗PCRとメモリセルトランジスタMTにより構成される。２種類のメモリセル構成を図３に示す。(a)では，相変化抵抗PCRの一端はビット線BLに接続され，他端はメモリセルトランジスタMTのソース・ドレインの一方に接続される。メモリセルトランジスタのソース・ドレインの他方は，ソース線に接続され，ゲートはワード線に接続される。・・・（中略）・・・(b)では，(a)の相変化抵抗PCRとメモリセルトランジスタMTの接続関係を逆にした構成である。」との記載によれば，上記“メモリセルアレーＭＣＡ０，ＭＣＡ１”を構成する各“メモリセル”が，“ワード線とビット線の交点に設けられ，また，ソース線が設けられて接地電圧に接続され，各メモリセルＭＣは，相変化抵抗ＰＣＲとメモリセルトランジスタＭＴにより構成され，接続として，(ａ）相変化抵抗ＰＣＲの一端はビット線ＢＬに接続され，他端はメモリセルトランジスタＭＴのソース・ドレインの一方に接続され，メモリセルトランジスタのソース・ドレインの他方はソース線に接続され，ゲートはワード線に接続される構成と，(ｂ）上記（ａ）における相変化抵抗ＰＣＲとメモリセルトランジスタＭＴの接続関係を逆にした構成，の２種類がある”ことが読み取れる。 また，上記Ｅの「ビット線BL00,BL01,BL02,BL03・・・及びBL10,BL11,BL12,BL13・・・は，それぞれ前述の図２のメモリセルアレーMCAと同様な構成のメモリセルアレーMCA0,MCA1に接続されている。ビット線BL00,BL01,BL02,BL03・・・が接続されるセンスアンプブロックSAB0及びビット線BL10,BL11,BL12.BL13が接続されるセンスアンプブロックSAB1は前述のいずれの実施例のセンスアンプブロックSABの回路構成でもかまわない。センスアンプブロックSAB0からデータ入出力線I/O0がセンスアンプブロックSAB1からデータ入出力線I/O1がそれぞれ相補の信号(t/b)として出力される。出力された信号線は，論理和ブロックORBに入力される。論理和ブロックORBは，これらの入力信号を用いて外部出力データDOt/bを出力する。また，論理和ブロックORBは，外部からの書込みデータDIt/bをセンスアンプブロックSAB0及びSAB1へ伝達する。」との記載によれば，上述のとおり記載していると認められる“アレー構成”として，“ビット線ＢＬ００，ＢＬ０１，ＢＬ０２，ＢＬ０３・・・及びＢＬ１０，ＢＬ１１，ＢＬ１２，ＢＬ１３・・・は，それぞれ，メモリセルアレーＭＣＡ０，ＭＣＡ１に接続され，また，ビット線ＢＬ００，ＢＬ０１，ＢＬ０２，ＢＬ０３・・・がセンスアンプブロックＳＡＢ０に接続され，及び，ビット線ＢＬ１０，ＢＬ１１，ＢＬ１２．ＢＬ１３がセンスアンプブロックＳＡＢ１に接続され，センスアンプブロックＳＡＢ０からデータ入出力線Ｉ／Ｏ０が，センスアンプブロックＳＡＢ１からデータ入出力線Ｉ／Ｏ１がそれぞれ相補の信号(ｔ／ｂ）として出力され，出力された信号線は，論理和ブロックＯＲＢに入力され，論理和ブロックＯＲＢは，これらの入力信号を用いて外部出力データＤＯｔ／ｂを出力し，また，論理和ブロックＯＲＢは，外部からの書込みデータＤＩｔ／ｂをセンスアンプブロックＳＡＢ０及びＳＡＢ１へ伝達する”ものであることが示されているといえる。 また，上記Ｅの「ここでは，1ビットを2つのメモリセルMCに記憶している」との記載によれば，上述のとおり記載していると認められる“アレー構成”により，“１ビットを２つのメモリセルＭＣに記憶している”ことが読み取れる。 以上から，引用文献Ａには，下記の技術事項（以下，「引用文献Ａ技術事項」という。）が記載されているといえる。 「データ信頼性向上を実現するアレー構成であって， １ビットのデータを複数のメモリセルに冗長性を持たせて記憶させることで，相変化素子における記憶データの信頼性を向上するものであり， メモリセルアレーＭＣＡ０，ＭＣＡ１を構成する各メモリセルが，ワード線とビット線の交点に設けられ，また，ソース線が設けられて接地電圧に接続され，各メモリセルＭＣは，相変化抵抗ＰＣＲとメモリセルトランジスタＭＴにより構成され，接続として，(ａ）相変化抵抗ＰＣＲの一端はビット線ＢＬに接続され，他端はメモリセルトランジスタＭＴのソース・ドレインの一方に接続され，メモリセルトランジスタのソース・ドレインの他方はソース線に接続され，ゲートはワード線に接続される構成と，(ｂ）上記（ａ）における相変化抵抗ＰＣＲとメモリセルトランジスタＭＴの接続関係を逆にした構成，の２種類があり， ビット線ＢＬ００，ＢＬ０１，ＢＬ０２，ＢＬ０３・・・及びＢＬ１０，ＢＬ１１，ＢＬ１２，ＢＬ１３・・・は，それぞれ，上記メモリセルアレーＭＣＡ０，ＭＣＡ１に接続され，また，上記ビット線ＢＬ００，ＢＬ０１，ＢＬ０２，ＢＬ０３・・・がセンスアンプブロックＳＡＢ０に接続され，及び，上記ビット線ＢＬ１０，ＢＬ１１，ＢＬ１２．ＢＬ１３がセンスアンプブロックＳＡＢ１に接続され，上記センスアンプブロックＳＡＢ０からデータ入出力線Ｉ／Ｏ０が，上記センスアンプブロックＳＡＢ１からデータ入出力線Ｉ／Ｏ１が，それぞれ相補の信号(ｔ／ｂ）として出力され，出力された信号線は，論理和ブロックＯＲＢに入力され，上記論理和ブロックＯＲＢは，これらの入力信号を用いて外部出力データＤＯｔ／ｂを出力し，また，上記論理和ブロックＯＲＢは，外部からの書込みデータＤＩｔ／ｂを上記センスアンプブロックＳＡＢ０及びＳＡＢ１へ伝達するものであり， １ビットを２つのメモリセルＭＣに記憶している， アレー構成。」 ５　引用文献Ｃについて 当審拒絶理由通知１に引用文献Ｃとして引用され，当審拒絶理由通知２（引用文献ｃ）にも引用された特開２００１－４３６９１号公報の段落【００５１】には，「２つのメモリセルのデータを同時に読み出して判定回路ＪＤに供給して直ちに判定することができる。なお，同一ブロック内であれば隣接する２つのメモリセルでなく，物理的に離れた位置にある２つのメモリセルに同一のデータを格納するようにしても良い」という記載がなされている。 ６　引用文献Ｄについて 当審拒絶理由通知１に引用文献Ｄとして引用され，当審拒絶理由通知２（引用文献ｄ）にも引用された特開平１１－９６７８２号公報の段落【００１５】には，「本発明ではワード線ＷＬａ～ＷＬｚの中からソースが共通に接続されているメモリセルに対応した２つのワード線（例えば，ＷＬｍとＷＬｎ）を同時選択する。これにより同じデータが２つのメモリセルに書き込まれることとなる。そこで，この２つのメモリセルを同時に読み出せば読み出しセル電流は２倍となる。」という記載がなされている。 第６　対比・判断 １　本願発明１について （１）対比 本願発明１と引用発明とを対比する。 ア　引用発明の「サブビット線」は，本願発明１の「ビット線」に相当し，引用発明の「メモリセルＭ０００，Ｍ０１０」それぞれに接続された「ワード線ＷＬ（０）」及び「ＷＬ（１）」は，本願発明１の「第１及び第２のワード線」に相当し，また，引用発明は「半導体フラッシュメモリ」であってその「メモリセルＭ０００，Ｍ００１」にはいずれもプログラマブル材料を当然に含んでいるから，引用発明の「サブビット線」及び「ワード線」に接続された「メモリセルＭ０００，Ｍ００１」は，本願発明１の「ビット線及び前記第１のワード線の交差部分に設けられたプログラマブル材料を含む第１のメモリセル」及び「ビット線及び前記第２のワード線との交差部分に設けられたプログラマブル材料を含む第２のメモリセル」に相当する。 また，引用発明は，『メモリセルＭ０００，Ｍ００１は，上記した消去シーケンスにおいて個別に消去ベリファイ電圧（４．０Ｖ）１０まで消去されたメモリセルであるとして，「通常読み出し」時に，ワード線ＷＬ（０），ＷＬ（１）に同一アドレスを与えて同時に“Ｈ”レベルにする』ものであるから，ワード線にアドレスを与えてメモリセルを選択するための選択デバイスを，メモリセルのために当然に有すると解されることから，本願発明１の「第１及び第２のメモリセル」が，「それぞれ前記ビット線とソース線との間に直列に設けられた前記プログラマブル材料を含む抵抗性ランダムアクセスメモリセルと対応する第１及び第２のワード線が接続された選択デバイス」を備えることと，引用発明の「メモリセルＭ０００，Ｍ００１」のためにワード線にアドレスを与えて選択するための選択デバイスを有することとは，“第１及び第２のメモリセルは，それぞれ前記プログラマブル材料を含むメモリセルと対応する第１及び第２のワード線が接続された選択デバイスを備える”との点で共通する。 イ　引用発明の「メモリセルＭ０００，Ｍ００１」は，『「通常読み出し」時に，ワード線ＷＬ（０），ＷＬ（１）に同一アドレスを与えて同時に“Ｈ”レベルにするとともに，Ｙゲート線ＹＧ（０）とセレクトゲートＳＧ線（０）とを共に“Ｈ”レベルにすることであり，このようにすれば，センスアンプ（ＳＡ０）１からは，２つのメモリセルＭ０００，Ｍ００１のメモリ電流が同時に引き抜かれる』ものであるから，実質的に２つで一つの結合されたメモリセルを構成しているといえ，本願発明１の「メモリビット」に相当し，さらに，引用発明が，「各サブビット線ＳＢＬには，上記した選択トランジスタを介して複数のメモリセルＭが並列に配置されており，すなわち，サブビット線ＳＢＬ００には，選択トランジスタ３－００を介して複数のメモリセルＭ０００，Ｍ００１，…，Ｍ００ｐが並列に配置され，サブビット線ＳＢＬ０１には，選択トランジスタ３－０１を介して複数のメモリセルＭ０１０，Ｍ０１１，…，０１ｐが並列に配置され，サブビット線ＳＢＬ１０には，選択トランジスタ３－１０を介して複数のメモリセルＭ１００，Ｍ１０１，…，Ｍ１０ｐが並列に配置され，サブビット線ＳＢＬ１１には，選択トランジスタ３－１１を介して複数のメモリセルＭ１１０，Ｍ１１１，……，Ｍ１１ｐが並列に配置されて」いるという，多数のメモリセルを有する構成であることからして，上記２つで一つの結合されたメモリセルを構成する「メモリビット」に相当する構成も複数あることは自明であるといえ，また，上記「メモリセルＭ０００，Ｍ００１」は，それぞれ「ワード線ＷＬ（０），ＷＬ（１）」に接続され，「サブビット線ＳＢＬ００」という単一のビット線に接続されてアドレス指定を受けることから，引用発明の上記「メモリセルＭ０００，Ｍ００１」が，『「通常読み出し」時に，ワード線ＷＬ（０），ＷＬ（１）に同一アドレスを与えて同時に“Ｈ”レベルにするとともに，Ｙゲート線ＹＧ（０）とセレクトゲートＳＧ線（０）とを共に“Ｈ”レベルにすることであり，このようにすれば，センスアンプ（ＳＡ０）１からは，２つのメモリセルＭ０００，Ｍ００１のメモリ電流が同時に引き抜かれる』ようアドレス指定されることは，本願発明１において，「複数のメモリビットの内の第１のメモリビットは前記第１のメモリセル及び前記第２のメモリセルから構成される結合されたメモリセルを含み，前記第１のメモリビットの結合された前記メモリセルは，前記第１のワード線及び前記第２のワード線から構成される対になったワード線と単一の前記ビット線によってアドレス指定され」ることに相当するといえる。 ウ　本願発明１において，「第１及び第２のワード線に，プログラミング動作を行う際に供給されるワード線上のパルスと同一期間及び同一振幅のパルスを読み出し時に供給することによって，前記読み出し時に前記第１のメモリセル及び前記第２のメモリセルを同時に選択することによって前記第１のメモリセル及び前記第２のメモリセルから構成される結合されたメモリセルの内容を前記ビット線に読み出し可能であ」ることと，引用発明において，「１ビットデータの読み出しに２メモリセルを同時に選択し，それらの総電流からセンスすることで，個々のメモリセルは，多数回の消去／書込等によってｇｍ劣化を起こしても，２セル／１ビット読み出しを行うことによってｇｍ劣化を起こしていないメモリセルを１セル／１ビット読み出しを行う場合と同等の速度で読み出すことが可能とな」ることとは，“読み出し時に前記第１のメモリセル及び前記第２のメモリセルを同時に選択することによって前記第１のメモリセル及び前記第２のメモリセルから構成される結合されたメモリセルの内容を前記ビット線に読み出し可能であ”る点で共通する。 上記アないしウの対比によれば，本願発明１と引用発明とは，次の点で一致し，そして相違する。 （一致点） ビット線と， 第１及び第２のワード線と， 前記ビット線及び前記第１のワード線の交差部分に設けられたプログラマブル材料を含む第１のメモリセルと， 前記ビット線及び前記第２のワード線との交差部分に設けられたプログラマブル材料を含む第２のメモリセルと，を備え， 前記第１及び第２のメモリセルは，それぞれ前記プログラマブル材料を含むメモリセルと対応する第１及び第２のワード線が接続された選択デバイスとを備え， 複数のメモリビットの内の第１のメモリビットは前記第１のメモリセル及び前記第２のメモリセルから構成される結合されたメモリセルを含み，前記第１のメモリビットの結合された前記メモリセルは，前記第１のワード線及び前記第２のワード線から構成される対になったワード線と単一の前記ビット線によってアドレス指定され， 読み出し時に前記第１のメモリセル及び前記第２のメモリセルを同時に選択することによって前記第１のメモリセル及び前記第２のメモリセルから構成される結合されたメモリセルの内容を前記ビット線に読み出し可能であることを特徴とする抵抗性ランダムアクセスメモリ。 （相違点１） 選択デバイスにより選択されるメモリセルに関し， 本願発明１は，「ビット線とソース線との間に直列に設けられた前記プログラマブル材料を含む抵抗性ランダムアクセスメモリセル」であるのに対して， 引用発明は，メモリセルに関しそのような特定はなされていない点。 （相違点２） 本願発明１は，「第１及び第２のワード線に，プログラミング動作を行う際に供給されるワード線上のパルスと同一期間及び同一振幅のパルスを読み出し時に供給することによって」，読み出し時に前記第１のメモリセル及び前記第２のメモリセルを同時に選択することによって前記第１のメモリセル及び前記第２のメモリセルから構成される結合されたメモリセルの内容を前記ビット線に読み出し可能であるのに対して， 引用発明は，１ビットデータの読み出しに２メモリセルを同時に選択するものの，書き込み動作と読み出し動作について，ワード線上のパルスを同一期間及び同一振幅とすることについては，言及されていない点。 （相違点３） 本願発明１は，「第１のメモリビットの結合された前記メモリセルは，前記アドレス指定を通じて実質的に同時に選択され，且つ前記複数のメモリビットの内の１つ以上の第２のメモリビットの結合された他のメモリセルとは互いに別々にプログラムされ，ここで，前記実質的に同時の選択は，前記第１のメモリビット及び前記１つ以上の第２のメモリビットを含むメモリビットに対応する結合されたメモリセルを，前記対応する結合されたメモリセルのプログラミング動作に対する測定の限度内で同時にプログラムすることを指す」のに対して， 引用発明は，そのような特定はなされていない点。 （２）相違点についての判断 事案に鑑み，まず相違点２及び３について，まとめて検討する。 引用発明は，「メモリセルアレイを構成する複数の読み出しメモリセルについて」，「消去動作時および書込動作時」には，「前記複数の読み出しメモリセルのメモリ電流を読み出しメモリセル毎に個別にセンス」するとともに，「読み出し動作時」には，「前記消去制御手段および書込制御手段が同一データを記憶させた前記複数の読み出しメモリセルにおける２以上の読み出しメモリセルを同時に選択して総電流をセンスする」ものであって，当該構成により，『「消去／書込」シーケンス実行時に，２メモリセルをまとめてベリファイ読み出しを行うと，２メモリセルの合計セル電流によってしきい値電圧が調整されるので，各メモリセルの書込時間や消去時間が特性上異なる場合には，各メモリセルにおけるしきい値電圧がばらついてしまう可能性があり，上記した効果が十分に得られないことが起こる』（上記Ｃの段落【００３９】）ことを回避するものである。そうすると，引用発明において，２メモリセルをまとめて書き込み処理を行ったり，さらに，２以上のメモリセルを同時に選択して行う読み出し処理との間でワード線上のパルスを同一期間及び同一振幅とするよう構成する動機付けが直ちには認められない。 さらに，上記相違点２及び３に係る本願発明１の構成のうち，「「第１及び第２のワード線に，プログラミング動作を行う際に供給されるワード線上のパルスと同一期間及び同一振幅のパルスを読み出し時に供給すること」，及び，「第１のメモリビットの結合された前記メモリセルは，前記アドレス指定を通じて実質的に同時に選択され」るものであり「前記実質的に同時の選択は，前記第１のメモリビット及び前記１つ以上の第２のメモリビットを含むメモリビットに対応する結合されたメモリセルを，前記対応する結合されたメモリセルのプログラミング動作に対する測定の限度内で同時にプログラムすることを指す」こととは，上記引用文献２，３，Ａ，Ｃ，Ｄのいずれにも記載されておらず，また，本願優先日前において周知技術であるともいえない。 特に，引用文献Ａには，上記第５の４に示した引用文献Ａ技術事項が記載されており，書き込み処理の際に複数のメモリセルを同時に選択することについては，開示されていないことから，相違点２及び３に係る本願発明１の構成について開示しているとはいえない。 そうすると，引用発明に基づいて，相違点２及び３に係る本願発明１の構成とすることは，当業者が容易になし得ることであるとはいえない。 したがって，本願発明１は，相違点１を検討するまでもなく，当業者であっても引用発明，引用文献２，３，Ａ，Ｃ，Ｄに記載された技術的事項，及び，周知技術に基づいて容易に発明できたものであるとはいえない。 ２　本願発明２について 本願発明２は，本願発明１を更に限定したものであるので，本願発明１と同様の理由により，引用発明，引用文献２，３，Ａ，Ｃ，Ｄに記載された技術的事項，及び，周知技術に基づいて容易に発明できたものであるとはいえない。 第７　原査定についての判断 （特許法第２９条第２項について） 平成３１年１月２９日付けの手続補正により，補正後の請求項１は，「前記第１のメモリビットの結合された前記メモリセルは，前記アドレス指定を通じて実質的に同時に選択され，且つ前記複数のメモリビットの内の１つ以上の第２のメモリビットの結合された他のメモリセルとは互いに別々にプログラムされ，ここで，前記実質的に同時の選択は，前記第１のメモリビット及び前記１つ以上の第２のメモリビットを含むメモリビットに対応する結合されたメモリセルを，前記対応する結合されたメモリセルのプログラミング動作に対する測定の限度内で同時にプログラムすることを指す」という技術的事項を有するものとなった。当該技術的事項は，上記第６の１（２）でも示したとおり，原査定における引用文献１ないし３には記載されておらず，本願優先日前における周知技術でもないので，本願発明１は，当業者であっても，原査定における引用文献１ないし３に基づいて容易に発明できたものではない。 また，本願発明２は，本願発明１を更に限定したものであるので，同様に，当業者であっても，原査定における引用文献１ないし３に基づいて容易に発明できたものではない。 したがって，原査定を維持することはできない。 第８　当審拒絶理由について １　当審拒絶理由通知１について （１）特許法第３６条第６項第２号について 当審では，請求項２の「前記第１及び第２のメモリセルは，相変化メモリ，多価金属酸化物，導電性ブリッジランダムアクセスメモリ，二元酸化物のいずれか一つを含む」との記載は，「第１及び第２のメモリセル」に対応するものが，「相変化メモリ」及び「導電性ブリッジランダムアクセスメモリ」などのメモリセルのタイプと，「多価金属酸化物」及び「二元酸化物」などのメモリ材料とが混在した記載となっており，記載として整合しておらず不明りょうとの拒絶の理由を通知しているが，平成３０年８月２９日付けの手続補正において，「前記第１及び第２のメモリセルは，相変化メモリ，多価金属酸化物を利用するセル，導電性ブリッジランダムアクセスメモリ，二元酸化物セルのいずれか一つを含む」と補正された結果，この拒絶の理由は解消した。 （２）特許法第２９条第２項について 当審では，本願請求項１及び２に係る発明は，引用文献ＡないしＤに基づいて，当業者が容易に発明できたものであるから，特許法第２９条第２項の規定により特許を受けることができないとの拒絶の理由を通知しているが，平成３１年１月２９日付けの手続補正において，補正後の請求項１，２は，「前記第１のメモリビットの結合された前記メモリセルは，前記アドレス指定を通じて実質的に同時に選択され，且つ前記複数のメモリビットの内の１つ以上の第２のメモリビットの結合された他のメモリセルとは互いに別々にプログラムされ，ここで，前記実質的に同時の選択は，前記第１のメモリビット及び前記１つ以上の第２のメモリビットを含むメモリビットに対応する結合されたメモリセルを，前記対応する結合されたメモリセルのプログラミング動作に対する測定の限度内で同時にプログラムすることを指す」という技術的事項を有するものとなり，そして，上記第６の１（２）で検討のとおり，当該技術的事項は，引用文献ＡないしＤには記載されておらず，本願優先日前における周知技術でもないので，本願発明１，２は，当業者であっても，引用文献ＡないしＤに基づいて容易に発明できたものとはいえない。よって，この拒絶の理由は解消した。 ２　当審拒絶理由通知２について （１）特許法第２９条第２項について 当審では，本願請求項１及び２に係る発明は，引用文献ａ，ｂ，ｃ，ｄ（当審拒絶理由通知１の引用文献Ｂ，Ａ，Ｃ，Ｄ）に基づいて，当業者が容易に発明できたものであるから，特許法第２９条第２項の規定により特許を受けることができないとの拒絶の理由を通知しているが，平成３１年１月２９日付けの手続補正において，補正後の請求項１，２は，「前記第１のメモリビットの結合された前記メモリセルは，前記アドレス指定を通じて実質的に同時に選択され，且つ前記複数のメモリビットの内の１つ以上の第２のメモリビットの結合された他のメモリセルとは互いに別々にプログラムされ，ここで，前記実質的に同時の選択は，前記第１のメモリビット及び前記１つ以上の第２のメモリビットを含むメモリビットに対応する結合されたメモリセルを，前記対応する結合されたメモリセルのプログラミング動作に対する測定の限度内で同時にプログラムすることを指す」という技術的事項を有するものとなり，そして，上記第６の１（２）で検討のとおり，当該技術的事項は，引用文献ａないしｄには記載されておらず，本願優先日前における周知技術でもないので，本願発明１，２は，当業者であっても，引用文献ａないしｄに基づいて容易に発明できたものとはいえない。よって，この拒絶の理由は解消した。 第９　むすび 以上のとおり，本願発明１，２は，当業者が引用発明，引用文献２，３，Ａ，Ｃ，Ｄに記載された技術的事項，及び，周知技術に基づいて容易に発明することができたものではない。 したがって，原査定の拒絶理由を検討してもその理由によって拒絶すべきものとすることはできない。 また，他に本願を拒絶すべき理由を発見しない。 よって，結論のとおり審決する。