2022-011030

第２ 原査定の概要

原査定（令和４年３月８日付け拒絶査定）の概要は次のとおりである。

本願請求項１、３、５－１３、１８－２２、２７に係る発明は、以下の引用文献１－２に記載された発明に基づいて、その発明の属する技術の分野における通常の知識を有する者（以下「当業者」という。）が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。また、本願請求項２、４、２７に係る発明は、以下の引用文献１に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。さらに、本願請求項１４－１７、２３－２７に係る発明は、以下の引用文献１－３に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。

＜引用文献等一覧＞

１．特開２００５－１２２４６７号公報

２．特開昭６１－２５６８３８号公報（周知技術を示す文献）

３．特表２０１３－５３４０１７号公報

第３ 当審拒絶理由の概要

当審が令和４年１２月２０日付けで通知した拒絶理由（以下「当審拒絶理由」という。）の概要は次のとおりである。

１ 理由１（サポート要件）について

この出願は、特許請求の範囲の記載が下記の点で、特許法第３６条第６項第１号に規定する要件を満たしていない。

出願時の技術常識を踏まえたうえで、請求項に係る発明は、発明の詳細な説明において発明の課題が解決できることを当業者が認識できるように記載された範囲を超えるものであるか否か、との観点で以下検討する。

請求項１－２７には、コンパレータの入力、出力及び接続関係が記載されていない。一方、本願の発明の詳細な説明（特に、【００２２】－【００２５】及び【図３】参照。）には、コンパレータの入力、出力、接続関係を含む、コンパレータを用いた具体的な実施例のみが記載されており、コンパレータの入力、出力、接続関係を含まない実施例が発明の詳細な説明には記載されているとは認められない。

したがって、請求項１－２７に係る発明は、発明の詳細な説明に記載したものであるとはいえない。

２ 理由２（明確性）について

この出願は、特許請求の範囲の記載が下記の点で、特許法第３６条第６項第２号に規定する要件を満たしていない。

請求項２、４には、「（ａ）における前記ランプ閾値電圧をモニタし」との記載があるが、この記載よりも前に「ランプ閾値電圧」の記載が無く、「前記ランプ閾値電圧」が何を指し示しているのかが不明確である。

一方、請求項２、４には、「（ａ）前記上流ニューロン層で発生されたイネーブル信号に基づいて、前記上流ニューロン層のキャパシタに関連する出力アナログ電圧と比較するために閾値電圧のランピングを開始するステップ」との記載も存在する。この「閾値電圧のランピング」と「ランプ閾値電圧」の表記の揺れによって請求項２、４に係る発明を不明確にしていると考えられるので、翻訳の訂正を含め、明確な記載となるような補正を検討されたい。

また、請求項２、４を引用する請求項５－１７、２７にも同様の理由が該当する。

第４ 本願発明

本願請求項１－２７に係る発明（以下、それぞれ「本願発明１」－「本願発明２７」という。）は、令和５年２月１日提出の誤訳訂正書により補正された特許請求の範囲の請求項１－２７に記載された事項により特定される発明であり、本願発明１－４、１８は以下のとおりの発明である。

「【請求項１】

グローバル・クロックまたはグローバル同期の他の手段を使用することなしに、オンチップのある領域からオンチップの別の領域に信号を送信するための方法であって、

送信チャンネルのすべてが共通の初期設定トリガを共有する複数の前記送信チャンネルで複数のアナログ信号を、前記共通の初期設定トリガと後続の固有の終端トリガとの間の遅延で前記信号の各々を符号化することによって送信するステップであって、その結果、前記信号の各々が、限られた数の送信チャンネルを使用して正確に遠隔でデジタル化される、前記送信するステップ

を含み、

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前記方法が、人工ニューラル・ネットワーク（ＡＮＮ）で実施され、前記ＡＮＮが、層に配置された複数のニューロンを含み、前記層が、少なくとも１つの上流ニューロン層と少なくとも１つの下流ニューロン層とを含み、前記少なくとも１つの上流ニューロン層の出力部が前記少なくとも１つの下流ニューロン層の入力部に接続され、前記オンチップの一方の領域が上流ニューロン層であり、前記オンチップの他方の領域が下流ニューロン層であり、前記方法が、

（ａ）前記上流ニューロン層で発生されたイネーブル信号に基づいて前記上流ニューロン層のキャパシタの放電を開始するステップであって、前記キャパシタが、前記上流ニューロン層においてコンパレータに接続されており、前記キャパシタが、前記上流ニューロン層の出力を表す初期値を有する、前記開始するステップと、

（ｂ）（ａ）における前記イネーブル信号を、前記下流ニューロン層に配置された単一のデジタル・カウンタの入力部と共有するステップであって、前記デジタル・カウンタが、前記イネーブル信号の受信時に前記下流ニューロン層に対してローカルであるクロックを使用してカウンティングを開始する、前記共有するステップと、

（ｃ）前記キャパシタの出力アナログ電圧をモニタするステップであって、前記モニタすることが、前記コンパレータにおいて、前記キャパシタの前記出力アナログ電圧と基準電圧との入力を受信することを含む、前記モニタするステップと、さらに

（ｄ）電圧遷移が、前記モニタされた出力アナログ電圧において検出されたとき、

（ｅ）電圧遷移信号を前記下流ニューロン層の複数のフリップフロップに送信するステップであって、前記複数のフリップフロップは互いに並列に接続され、及び該複数のフリップフロップの各フリップフリップが前記デジタル・カウンタに接続されている、前記送信するステップと

を含み、

前記コンパレータの出力が「０」から「１」に遷移し、この立上がりエッジを前記フリップフロップが受信すると、前記下流ニューロン層が、該受信の時に前記デジタル・カウンタの現在値をラッチし、前記ラッチされた現在値が、前記上流ニューロン層の出力を表す前記初期値に等しく、前記出力値が、前記上流ニューロン層と前記下流ニューロン層との間のクロックのグローバル同期なしに前記上流ニューロン層と前記下流ニューロン層との間で通信される、

前記方法。」

「【請求項２】

グローバル・クロックまたはグローバル同期の他の手段を使用することなしに、オンチップのある領域からオンチップの別の領域に信号を送信するための方法であって、

送信チャンネルのすべてが共通の初期設定トリガを共有する複数の前記送信チャンネルで複数のアナログ信号を、前記共通の初期設定トリガと後続の固有の終端トリガとの間の遅延で前記信号の各々を符号化することによって送信するステップであって、その結果、前記信号の各々が、限られた数の送信チャンネルを使用して正確に遠隔でデジタル化される、前記送信するステップ

を含み、

続きを表示（全13行）

前記方法が、人工ニューラル・ネットワーク（ＡＮＮ）で実施され、前記ＡＮＮが、層に配置された複数のニューロンを含み、前記層が、少なくとも１つの上流ニューロン層と少なくとも１つの下流ニューロン層とを含み、前記少なくとも１つの上流ニューロン層の出力部が前記少なくとも１つの下流ニューロン層の入力部に接続され、前記オンチップの一方の領域が上流ニューロン層であり、前記オンチップの他方の領域が下流ニューロン層であり、前記方法が、

（ａ）前記上流ニューロン層で発生されたイネーブル信号に基づいて、前記上流ニューロン層のキャパシタに関連する出力アナログ電圧と比較するために閾値電圧をランプすることを開始するステップであって、前記キャパシタが、前記上流ニューロン層においてコンパレータに接続されており、前記キャパシタに関連する前記電圧の初期値が、前記上流ニューロン層の出力を表す、前記開始するステップと、

（ｂ）（ａ）における前記イネーブル信号を、前記下流ニューロン層に配置された単一のデジタル・カウンタの入力部と共有するステップであって、前記デジタル・カウンタが、前記イネーブル信号の受信時に前記下流ニューロン層に対してローカルであるクロックを使用してカウンティングを開始する、前記共有するステップと、

（ｃ）（ａ）における前記ランプされた閾値電圧をモニタし、前記ランプされた閾値電圧が前記上流ニューロン層の前記キャパシタの前記出力アナログ電圧を通過する遷移を検出するステップであって、前記モニタすることが、前記コンパレータにおいて、前記キャパシタの前記出力アナログ電圧と基準電圧との入力を受信することを含む、前記検出するステップと、さらに

（ｄ）電圧遷移が、前記モニタされた出力アナログ電圧において検出されたとき、

（ｅ）電圧遷移信号を前記下流ニューロン層の複数のフリップフロップに送信するステップであって、前記複数のフリップフロップは互いに並列に接続され、及び該複数のフリップフロップの各フリップフリップが前記デジタル・カウンタに接続されている、前記送信するステップと

を含み、

前記コンパレータの出力が「０」から「１」に遷移し、この立上がりエッジを前記フリップフロップが受信すると、前記下流ニューロン層が、該受信の時に前記デジタル・カウンタの現在値をラッチし、前記ラッチされた現在値が、前記上流ニューロン層の出力を表す前記初期値に等しく、前記出力値が、前記上流ニューロン層と前記下流ニューロン層との間のクロックのグローバル同期なしに前記上流ニューロン層と前記下流ニューロン層との間で通信される、

前記方法。」

「【請求項３】

人工ニューラル・ネットワーク（ＡＮＮ）で実施される方法であって、前記ＡＮＮが、層に配置された複数のニューロンを含み、前記層が、少なくとも１つの上流ニューロン層と少なくとも１つの下流ニューロン層とを含み、前記少なくとも１つの上流ニューロン層の出力部が前記少なくとも１つの下流ニューロン層の入力部に接続され、前記方法が、

（ａ）前記上流ニューロン層で発生されたイネーブル信号に基づいて前記上流ニューロン層のキャパシタの放電を開始するステップであって、前記キャパシタが、前記上流ニューロン層においてコンパレータに接続されており、前記キャパシタが、前記上流ニューロン層の出力を表す初期値を有する、前記開始するステップと、

（ｂ）（ａ）における前記イネーブル信号を、前記下流ニューロン層に配置された単一のデジタル・カウンタの入力部と共有するステップであって、前記デジタル・カウンタが、前記イネーブル信号の受信時に前記下流ニューロン層に対してローカルであるクロックを使用してカウンティングを開始する、前記共有するステップと、

（ｃ）前記キャパシタの出力アナログ電圧をモニタするステップであって、前記モニタすることが、前記コンパレータにおいて、前記キャパシタの前記出力アナログ電圧と基準電圧との入力を受信することを含む、前記モニタするステップと、さらに

（ｄ）電圧遷移が、前記モニタされた出力アナログ電圧において検出されたとき、

（ｅ）電圧遷移信号を前記下流ニューロン層の複数のフリップフロップに送信するステップであって、前記複数のフリップフロップは互いに並列に接続され、及び該複数のフリップフロップの各フリップフリップが前記デジタル・カウンタに接続されている、前記送信するステップと

を含み、

前記コンパレータの出力が「０」から「１」に遷移し、この立上がりエッジを前記フリップフロップが受信すると、前記下流ニューロン層が、該受信の時に前記デジタル・カウンタの現在値をラッチし、前記ラッチされた現在値が、前記上流ニューロン層の出力を表す前記初期値に等しく、前記出力値が、前記上流ニューロン層と前記下流ニューロン層との間のクロックのグローバル同期なしに前記上流ニューロン層と前記下流ニューロン層との間で通信される、

前記方法。」

「【請求項４】

人工ニューラル・ネットワーク（ＡＮＮ）で実施される方法であって、前記ＡＮＮが、層に配置された複数のニューロンを含み、前記層が、少なくとも１つの上流ニューロン層と少なくとも１つの下流ニューロン層とを含み、前記少なくとも１つの上流ニューロン層の出力部が前記少なくとも１つの下流ニューロン層の入力部に接続され、前記方法が、

（ａ）前記上流ニューロン層で発生されたイネーブル信号に基づいて、前記上流ニューロン層のキャパシタに関連する出力アナログ電圧と比較するために閾値電圧をランプすることを開始するステップであって、前記キャパシタが、前記上流ニューロン層においてコンパレータに接続されており、前記キャパシタに関連する前記電圧の初期値が、前記上流ニューロン層の出力を表す、前記開始するステップと、

（ｂ）（ａ）における前記イネーブル信号を、前記下流ニューロン層に配置された単一のデジタル・カウンタの入力部と共有するステップであって、前記デジタル・カウンタが、前記イネーブル信号の受信時に前記下流ニューロン層に対してローカルであるクロックを使用してカウンティングを開始する、前記共有するステップと、

（ｃ）（ａ）における前記ランプされた閾値電圧をモニタし、前記ランプされた閾値電圧が前記上流ニューロン層の前記キャパシタの前記出力アナログ電圧を通過する遷移を検出するステップであって、前記モニタすることが、前記コンパレータにおいて、前記キャパシタの前記出力アナログ電圧と基準電圧との入力を受信することを含む、前記検出するステップと、さらに

（ｄ）電圧遷移が、前記モニタされた出力アナログ電圧において検出されたとき、

（ｅ）電圧遷移信号を前記下流ニューロン層の複数のフリップフロップに送信するステップであって、前記複数のフリップフロップは互いに並列に接続され、及び該複数のフリップフロップの各フリップフリップが前記デジタル・カウンタに接続されている、前記送信するステップと

を含み、

前記コンパレータの出力が「０」から「１」に遷移し、この立上がりエッジを前記フリップフロップが受信すると、前記下流ニューロン層が、該受信の時に前記デジタル・カウンタの現在値をラッチし、前記ラッチされた現在値が、前記上流ニューロン層の出力を表す前記初期値に等しく、前記出力値が、前記上流ニューロン層と前記下流ニューロン層との間のクロックのグローバル同期なしに前記上流ニューロン層と前記下流ニューロン層との間で通信される、

前記方法。」

「【請求項１８】

人工ニューラル・ネットワーク（ＡＮＮ）で実施されるシステムであって、

前記ＡＮＮが、層に配置された複数のニューロンを備えており、前記システムが、

（ａ）下流ニューロン層の第１の回路であって、前記下流ニューロン層の入力部が上流ニューロン層の出力部に接続され、前記第１の回路がデジタル・カウンタと複数のフリップフロップとを備えており、及び前記複数のフリップフロップは互いに並列に接続され、

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及び該複数のフリップフロップの各フリップフリップが前記デジタル・カウンタに接続されている、前記第１の回路と、

（ｂ）上流ニューロン層の第２の回路であって、前記第２の回路が、

（ｉ）キャパシタを放電させるためのイネーブル信号を発生する第３の回路であって、前記キャパシタが、前記上流ニューロン層においてコンパレータに接続されており、前記キャパシタが、前記上流ニューロン層の出力を表す初期値を有する、前記第３の回路と、

（ｉｉ）前記発生されたイネーブル信号を前記デジタル・カウンタの入力部と共有する第４の回路であって、前記デジタル・カウンタが、前記イネーブル信号の受信時に前記下流ニューロン層に対してローカルであるクロックを使用してカウンティングを開始する、前記第４の回路と、

（ｉｉｉ）前記キャパシタの出力アナログ電圧をモニタするための第５の回路であって、前記モニタすることが、前記コンパレータにおいて、前記キャパシタの前記出力アナログ電圧と基準電圧との入力を受信することを含む、前記第５の回路と、

（ｉｖ）電圧遷移が、前記モニタされた出力アナログ電圧において検出されたとき、

前記下流ニューロン層の前記第１の回路における前記複数のフリップフロップに電圧遷移信号を送信するための第６の回路であって、前記コンパレータの出力が「０」から「１」に遷移し、この立上がりエッジを前記フリップフロップが受信すると、前記下流ニューロン層が、該受信の時に前記デジタル・カウンタの現在値をラッチし、前記ラッチされた現在値が、前記上流ニューロン層の出力を表す前記初期値に等しい、前記第６の回路と

を備えている、前記第２の回路と

を備えており、

前記出力値が、前記上流ニューロン層と前記下流ニューロン層との間のクロックのグローバル同期なしに前記上流ニューロン層と前記下流ニューロン層との間で通信される、

前記システム。」

なお、本願発明５－１７、１９－２７の概要は以下のとおりである。

本願発明５、８－１７は、本願発明１－４を減縮した発明である。

本願発明６、７は、本願発明１、２を減縮した発明である。

本願発明１９－２６は、本願発明１８を減縮した発明である。

本願発明２７は、本願発明１－４を引用する「システム」の発明であり、実質的に、本願発明１－４を減縮した発明である。

第５ 引用文献、引用発明

１ 引用文献１について

原査定の拒絶の理由に引用された引用文献１には、図面とともに次の事項が記載されている（下線は、当審で付した。以下同じ。）。

「【００３３】

そこで本発明の目的は、省面積かつ低消費電力で複数のデジタル入力値を並列的にパルス幅に変換するデジタル・パルス幅変換回路、及び低消費電力で動作し、回路から発生するノイズも小さいパルス幅・デジタル変換回路を用いたアナログ・デジタル混載型の演算回路を提供することにある。」

「【００３５】

また本発明の他の態様によれば、並列演算処理された演算結果の累算値を算出する演算回路の動作制御方法に、アナログ信号で表される情報を複数のアナログ演算回路により演算処理するアナログ演算工程と、前記アナログ演算工程による演算結果の総和値を電荷量としてキャパシタに蓄積する蓄積工程と、前記キャパシタに蓄積された電荷量を対応するパルス幅を持つパルス信号に変換する電圧パルス変換工程と、前記パルス信号をデジタル信号に変換するパルス幅・デジタル変換工程と、変換された前記デジタル信号に基づいて累算値を算出する加算工程とを備え、前記パルス幅・デジタル変換工程が、カウンタによりクロックを計数してその計数値をデジタル信号として出力する工程と、複数の終端ラッチ回路により、それぞれに入力される各パルス信号の終端において前記カウンタが出力する共通の計数値をラッチする工程とを有することを特徴とする。

【発明の効果】

【００３６】

本発明によれば、並列演算処理された演算結果の累算値を算出する演算回路を省面積かつ低消費電力で実現することが可能となる。」

「【０１１６】

（第四の実施形態）

以下、図面を参照して第四の実施形態を詳細に説明する。図１１は、本実施形態でのアナログ・デジタル混載型の演算回路400の全体構成図を示す。

【０１１７】

図１１に示すように、アナログ・デジタル混載型の演算回路は、複数のアナログ演算回路3、前記複数のアナログ演算回路3に接続するキャパシタ4と、図１２に示すコンパレータ28とパルス幅・デジタル変換回路29から構成されるＡ／Ｄ変換回路500と、デジタル加算回路25と、デジタルメモリ26とから構成される。このアナログ・デジタル混載型の演算回路400は、複数の乗算結果の累算値を算出する機能を実現するものである。」

「【０１２２】

図３に示すアナログ演算回路3は、本実施形態においては被乗算値Ａと乗算値Ｂの乗算：（Ａ×Ｂ）を実現する。なおＡ、Ｂは、Ａ≧０、Ｂ≧０を満たすものとする。

【０１２３】

ここで、被乗算値Ａと乗算値Ｂは、前記乗算をアナログ演算回路3で実現するために、後述するように所定の換算を施したＰＷＭ信号PWM5と、アナログ電圧Ｖｗ6としてそれぞれ入力される。」

「【０１３１】

続いて図２を用いて、アナログ演算回路3による演算結果が、どのように部分和としてキャパシタ4に保持されるかについて説明する。図２において、前記のようにＭ１が流す電荷量は、バスによってアナログ演算回路3に接続されたキャパシタ4に蓄積される。

【０１３２】

ここで、バスにはそれぞれ独立に演算を行う複数のアナログ演算回路3が接続されているため、それぞれのアナログ演算回路により並列に実行された演算結果、すなわち、上で説明した電荷量は、バスを通してキャパシタ4に蓄積され、加算される。

【０１３３】

従って、一回の並列な演算処理が完了するごとにキャパシタ4に蓄積される総電荷量は、共通のバスでキャパシタ4に接続された複数のアナログ演算回路3の演算結果の総和値を示している。なお後述するように、この総和値は、最終的に算出しようとする累算値の部分和に相当している。」

「【０１５８】

以上説明したように、複数の乗算をアナログ演算回路3によりアナログ的に行い、それぞれの結果をキャパシタ4でアナログ的に加算して所望の累算値に対する部分和を算出する。

【０１５９】

さらに前記のように算出された部分和をＡ／Ｄ変換器500によりデジタルデータに変換した後、デジタル加算回路25により、デジタルメモリ26が保持する値にデジタル的に加算することにより所望の演算を実現する。

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【０１６０】

続いて、前記のA/D変換回路500において行なわれる処理について詳しく説明する。

【０１６１】

図１２に示すように、A/D変換回路500はコンパレータ28とパルス幅・デジタル変換回路29から構成される。キャパシタ4に電荷として蓄積された演算結果は、キャパシタ4において電圧値として参照される。ここで、前記電圧値をコンパレータ28に入力し、コンパレータ28において別途入力された任意の電圧波形と比較を行なう。

【０１６２】

ここで前記任意の電圧波形は、電圧値が線形に上昇するランプ電圧波形27であっても良いし、その他の非線形電圧波形であっても良い。本実施形態で使用するランプ電圧波形27の場合は、キャパシタに蓄積された演算結果が線形変換されてPWM信号幅が設定される。また、その他の非線形電圧波形の場合は、キャパシタに蓄積された演算結果が非線形変換されてPWM信号幅が設定される。

【０１６３】

すなわちコンパレータ28の出力値が、ランプ電圧波形27のスタート時にＨｉｇｈレベルに立ち上がり、ランプ電圧値27とキャパシタ4の電圧値が等しくなった時点でＬｏｗレベルに立ち下がることでＰＷＭ信号に変換される。

【０１６４】

なお、コンパレータ28によるアナログ電圧のＰＷＭ信号への変換処理は、一般的に広く知られた技術であり、本発明の主眼とするところではないため、これ以上の詳しい説明は省略する。続いて、コンパレータ27から出力されたPWM信号はパルス幅・デジタル変換回路29に入力される。

【０１６５】

図１３はパルス幅・デジタル変換回路29の構成を表すブロック図である。

【０１６６】

本実施形態におけるパルス幅・デジタル変換回路29は、カウンタ31、及びn個（n＞２）の終端ラッチ回路32-0～32-(n-1)を有している。パルス幅・デジタル変換回路29には、外部からクロックCLK、パルス出力トリガXRST、及びn個のPWM信号PW0～PWn-1が入力される。また、電源電圧VDD及び基板電圧VSSが印加されている。

【０１６７】

クロックCLKには、一定の周期のパルス列が入力される。PWM信号PW0～PWn-1は、前述したコンパレータ28からの出力である。パルス出力トリガXRSTは、PWM信号PW0～PWn-1の出力開始を指示するトリガである。このパルス出力トリガXRSTには、クロックCLKの周期のM倍（Ｍ≧2m）の周期で、クロック周期分の時間幅の反転パルスが出力される。

【０１６８】

カウンタ31は、外部から入力されるクロックCLKを計数してその計数値CNT0～CNTm-1をmビットのデジタル信号として出力する。各終端ラッチ回路32-ｉ（i∈{0,…,n-1}）は、外部から入力されるPWM信号PWiの終端においてカウンタ31が出力する計数値CNT0～CNTm-1をラッチする。そして、各終端ラッチ回路32-ｉは、それぞれ、ラッチした計数値CNT0～CNTm-1をmビットのデジタル出力Di,0～Di,m-1として出力する。

【０１６９】

図１４は図１３の終端ラッチ回路の内部構成を表すブロック図である。

【０１７０】

終端ラッチ回路32-ｉ（i∈{0,…,n-1}）は、m個のラッチ33-0～33-(m-1)、及び１個のインバータ34により構成されている。

【０１７１】

終端ラッチ回路32-ｉに入力されるPWM信号PWiは、インバータ34によりレベル反転され、各ラッチ33-0～33-（m-1）のクロック入力端子clkに入力される。また、カウンタ31の各計数値CNT0～CNTm-1は、それぞれ、ラッチ33-0～33-（m-1）のデータ入力端子Dに入力される。パルス出力トリガXRSTは、各ラッチ33-0～33-（m-1）のリセット入力端子NOT(R)に入力される。各ラッチ33-0～33-（m-1）の出力端子Qから出力されるデータは、mビットのデジタル出力データDi={Di,0～Di,m-1}として外部に出力される。

【０１７２】

尚、各ラッチ回路33-0～33-（m-1）は、図１５に示したような、非同期リセット入力付きの同期型Ｄフリップ・フロップが用いられる。

【０１７３】

以上のように構成された本実施形態に係るパルス幅・デジタル変換回路29について、以下その動作を説明する。

【０１７４】

図１６は本実施形態に係るパルス幅・デジタル変換回路29の各信号レベルの変化を表すタイムチャートである。

【０１７５】

クロックCLKには、一定の周期Tで、幅T/2のパルスが連続的に入力されている。パルス出力トリガXRSTは、時刻t1において、幅Tの反転パルスを出力する。これにより、各ラッチ33-0～33-（m-1）の出力はリセットされ、デジタル出力データDiは総て０リセットされる。

【０１７６】

そして、パルス出力トリガXRSTの立ち上がり時点（時刻t2）から、各PWM信号PWi（i∈{0,1,…,n-1}）の出力が開始される。また、それと同時に、カウンタ31は、クロックCLKの計数を開始する。カウンタ31は、クロックCLKの立ち上がりエッジにおいて、その計数値を１づつ増加させる。

【０１７７】

PWM信号PWiは、コンパレータ28からの出力信号である。このとき、コンパレータ28において、それぞれのランプ波形27のスタート時点を同期させることで、カウンタ31の計数開始と同期してPWM信号PWiを出力させることができる。

【０１７８】

時刻t3において、PWM信号PWiはＨレベルからＬレベルに反転する。これにより、インバータ34の出力NOT(PWi)のレベルはＬレベルからＨレベルに立ち上がる。各ラッチ33-ｊ（j∈{0,1,…,m-1}）は、このインバータ34の出力NOT(PWi)の立ち上がりエッジにおいて、データ入力端子Dに入力される計数値CNTjのレベルをラッチして、これをデータ出力端子Qから出力する。

【０１７９】

これにより、各終端ラッチ回路32-ｉ（i∈{0,…,n-1}）には、PWM信号PWiの立ち下がり時点におけるカウンタ31のカウント値CNT(i)={CNT(i)0, CNT(i)1,…, CNT(i)m-1}がラッチされる。このカウント値CNT(i)は、PWM信号PWiのパルス幅に比例した値となる。

【０１８０】

カウンタ31が計数を開始してから少なくとも時間2m・Tだけ経過した時点で、総ての終端ラッチ回路32-0～32-（n-1）のデジタル出力値が確定する（勿論、それ以前に確定する場合もある）。従って、この確定時点後に、各終端ラッチ回路32-0～32-（n-1）のデジタル出力値を取り出すことにより、PWM信号PW0～PWn-1のパルス幅に比例したデジタル値を得ることができる。すなわち、パルス幅デジタル変換が完了する。」

「【０２４６】

（第七の実施形態）

第七の実施形態におけるニューラルネットワーク回路の構成例を図２２に示す。図２２に示すように、本実施形態におけるニューラルネットワーク回路700は、第六の実施形態で説明したアナログ・デジタル混載型の演算回路と、デジタル・パルス幅変換回路を含むことを特徴としている。

【０２４７】

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なお第六の実施形態で説明した非線形変換を行なうために、デジタル加減算回路の後段に、ルックアップテーブル回路が接続されている。

【０２４８】

また、本実施形態で実現するニューラルネットワークモデルの構成図８00を図２３に示し、各ニューロンの特性を図２４に示す。

【０２４９】

以下では、まず図２３と図２４を用いて本実施形態におけるニューラルネットワークのモデルについて説明した後、図２２を用いて本実施形態におけるニューラルネットワーク回路700について説明する。

【０２５０】

図２３に示すように、本実施形態におけるニューラルネットワークは、複数のニューロン40が階層構造を成し、かつ異なる階層間のニューロンが互いにシナプス41を介して結合している。」

「【０２５５】

続いて、図２２を用いて本実施形態におけるニューラルネットワーク回路を説明する。図２２を見ると分かるように、本実施形態におけるニューラルネットワーク回路は、第六の実施形態で説明したアナログ・デジタル混載型の演算回路を階層的に構成したものを含んでいる。

【０２５６】

なお前述したように、本実施形態における演算回路においては、加減算回路の後段にルックアップテーブル回路が接続されている。すなわち、デジタル加減算回路において算出された所望の累算結果は、ルックアップテーブル回路によって、シグモイド関数変換を施された後に、デジタルメモリ回路に保持される。なお、ルックアップテーブル回路によってシグモイド関数変換を行なうのは、最終的に算出された所望の演算結果に対してのみであり、累算中の途中経過のデータに対しては行なわれない。

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【０２５７】

従って、図２２においては、デジタル加減算回路からの出力がルックアップテーブル回路に入力されるものと、デジタルメモリに直接入力されるものの２系統が描写してある。

【０２５８】

またさらに、本実施形態で説明するアナログ・デジタル混載型の演算回路では、階層的な演算処理を行うために、ある階層のアナログ・デジタル混載型の演算回路により算出された演算結果を次の階層のアナログ・デジタル混載型の演算回路の入力としている。この際には、デジタル・パルス幅変換回路により、デジタルメモリに保持された演算結果をＰＷＭ信号として読み出している。PWM信号の生成過程は、第一及び第二の実施形態で説明した通りである。

【０２５９】

なお、各階層におけるアナログ・デジタル混載型の演算回路における演算処理過程は、第六の実施形態と同様である。また、図２２では省略しているが、アナログ演算回路に対して乗算値Bに相当するアナログ電圧Vwが入力されている。アナログ電圧Vwの入力工程は、第六の実施形態と同様である。

【０２６０】

なお、本実施形態のアナログ・デジタル混載型の演算回路の演算処理過程において、キャパシタに保持される部分和は、各ニューロンにおける、前段ニューロンとの結合の一部に関する入力値の総和値を示しており、また最終的にデジタルメモリに保持される累算値が、各ニューロンにおける、結合する前段ニューロン全ての入力値の累算値を示している。なお、図２４に示す非線形変換は、前述したように非線形変換回路（ルックアップテーブル回路）において実現されている。

【０２６１】

ここで図２５は、以上で説明した演算処理フローを示している。図中の一点鎖線は、演算処理における前段層と後段層の境界を示している。

【０２６２】

まず、算出した前段層の所望の累算値をシグモイド変換S20した後に一旦デジタルメモリにデジタル値として保持S11し、さらにデジタル・パルス幅変換回路によってPWM信号に変換する工程S5を実行する。本実施形態においては、所望の累算値を算出した後に１回だけ、ルックアップテーブル回路により、シグモイド変換工程S20を実行する。なお前段層におけるシグモイド変換工程S20以外の処理工程は、第六の実施形態における演算処理と同様である。

【０２６３】

続いて、前記PWM信号を、入力信号Aiとして後段層に入力する。後段層において行なわれる演算処理は、前段層での演算処理と同じく、シグモイド変換工程S20による処理工程を除いて第六の実施形態で説明した演算処理と同様である。第六の実施形態と同様の演算処理フローの説明は省略する。また、図２５においては複数のその他のAiの入力工程を省略して点線矢印S14で描写している。

【０２６４】

以上の様にデジタルメモリに保持された、各ニューロンにおける累算値をデジタル・パルス幅変換回路によってPWM信号として読み出し、次の階層のニューロンに対する出力とすることで、図２３に示したニューラルネットワークのモデルを実現することができる。なお本実施形態におけるニューロン素子数及び階層数は、本発明におけるニューラルネットワークの構成を限定するものではなく、必要に応じて任意の数に設定することが可能である。」

【図２】「

［図：0001395088000001.jpg］

」

【図３】「

［図：0001395088000002.jpg］

」

【図１１】「

［図：0001395088000003.jpg］

」

【図１２】「

［図：0001395088000004.jpg］

」

【図１３】「

［図：0001395088000005.jpg］

」

【図１４】「

［図：0001395088000006.jpg］

」

【図１５】「

［図：0001395088000007.jpg］

」

【図１６】「

［図：0001395088000008.jpg］

」

【図２２】「

［図：0001395088000009.jpg］

」

【図２３】「

［図：0001395088000010.jpg］

」

【図２４】「

［図：0001395088000011.jpg］

」

【図２５】「

［図：0001395088000012.jpg］

」

ここで、引用文献１に記載されている事項について検討する。

上記【図１３】及び【図１４】の記載から、引用文献１には、「終端ラッチ回路32-ｉは互いに並列に接続され、ラッチ回路33-0～33-（m-1）は互いに並列に接続されること」が記載されていると認められる。

したがって、引用文献１には次の発明（以下「引用発明」という。）が記載されていると認められる。

「アナログ・デジタル混載型の演算回路400は、複数のアナログ演算回路3、前記複数のアナログ演算回路3に接続するキャパシタ4と、コンパレータ28とパルス幅・デジタル変換回路29から構成されるＡ／Ｄ変換回路500とから構成され、

アナログ演算回路3は、被乗算値Ａと乗算値Ｂの乗算を実現し、

一回の並列な演算処理が完了するごとにキャパシタ4に蓄積される総電荷量は、共通のバスでキャパシタ4に接続された複数のアナログ演算回路3の演算結果の総和値を示しており、

A/D変換回路500はコンパレータ28とパルス幅・デジタル変換回路29から構成され、

続きを表示（全31行）

キャパシタ4に電荷として蓄積された演算結果は、キャパシタ4において電圧値として参照され、

前記電圧値をコンパレータ28に入力し、コンパレータ28において別途入力された任意の電圧波形と比較を行ない、

ランプ電圧波形27の場合は、キャパシタに蓄積された演算結果が線形変換されてPWM信号幅が設定され、

コンパレータ28の出力値が、ランプ電圧波形27のスタート時にＨｉｇｈレベルに立ち上がり、ランプ電圧値27とキャパシタ4の電圧値が等しくなった時点でＬｏｗレベルに立ち下がることでＰＷＭ信号に変換され、

パルス幅・デジタル変換回路29は、カウンタ31、及びn個（n＞２）の終端ラッチ回路32-0～32-(n-1)を有し、

パルス幅・デジタル変換回路29には、外部からクロックCLK、パルス出力トリガXRST、及びn個のPWM信号PW0～PWn-1が入力され、

クロックCLKには、一定の周期のパルス列が入力され、

PWM信号PW0～PWn-1は、コンパレータ28からの出力であり、

パルス出力トリガXRSTは、PWM信号PW0～PWn-1の出力開始を指示するトリガであり、

カウンタ31は、外部から入力されるクロックCLKを計数してその計数値CNT0～CNTm-1をmビットのデジタル信号として出力し、

各終端ラッチ回路32-ｉ（i∈{0,…,n-1}）は、外部から入力されるPWM信号PWiの終端においてカウンタ31が出力する計数値CNT0～CNTm-1をラッチし、

終端ラッチ回路32-ｉ（i∈{0,…,n-1}）は、m個のラッチ33-0～33-(m-1)、及び１個のインバータ34により構成され、

終端ラッチ回路32-ｉは互いに並列に接続され、

ラッチ回路33-0～33-（m-1）は互いに並列に接続され、

終端ラッチ回路32-ｉに入力されるPWM信号PWiは、インバータ34によりレベル反転され、各ラッチ33-0～33-（m-1）のクロック入力端子clkに入力され、

カウンタ31の各計数値CNT0～CNTm-1は、それぞれ、ラッチ33-0～33-（m-1）のデータ入力端子Dに入力され、

パルス出力トリガXRSTは、各ラッチ33-0～33-（m-1）のリセット入力端子NOT(R)に入力され、

各ラッチ回路33-0～33-（m-1）は、非同期リセット入力付きの同期型Ｄフリップ・フロップが用いられ、

クロックCLKには、一定の周期Tで、幅T/2のパルスが連続的に入力され、

パルス出力トリガXRSTは、時刻t1において、幅Tの反転パルスを出力し、これにより、各ラッチ33-0～33-（m-1）の出力はリセットされ、デジタル出力データDiは総て０リセットされ、

パルス出力トリガXRSTの立ち上がり時点（時刻t2）から、各PWM信号PWi（i∈{0,1,…,n-1}）の出力が開始され、また、それと同時に、カウンタ31は、クロックCLKの計数を開始し、

カウンタ31は、クロックCLKの立ち上がりエッジにおいて、その計数値を１づつ増加させ、

PWM信号PWiは、コンパレータ28からの出力信号であり、このとき、コンパレータ28において、それぞれのランプ波形27のスタート時点を同期させることで、カウンタ31の計数開始と同期してPWM信号PWiを出力させることができ、

時刻t3において、PWM信号PWiはＨレベルからＬレベルに反転し、これにより、インバータ34の出力NOT(PWi)のレベルはＬレベルからＨレベルに立ち上がり、

各ラッチ33-ｊ（j∈{0,1,…,m-1}）は、このインバータ34の出力NOT(PWi)の立ち上がりエッジにおいて、データ入力端子Dに入力される計数値CNTjのレベルをラッチし、

これにより、各終端ラッチ回路32-ｉ（i∈{0,…,n-1}）には、PWM信号PWiの立ち下がり時点におけるカウンタ31のカウント値CNT(i)={CNT(i)0, CNT(i)1,…, CNT(i)m-1}がラッチされ、このカウント値CNT(i)は、PWM信号PWiのパルス幅に比例した値となる、

方法。」

２ 引用文献２について

原査定の拒絶の理由に引用された引用文献２には、図面とともに次の事項が記載されている。

「一方、バッファ１５を通じてトランジスタＴｒがオンとされるから、抵抗Ｒを通じて充電されていたコンデンサＣが抵抗ｒを通じて放電するようになる。コンデンサＣの値は一定であり、抵抗ｒの値は燃料タンクＴにおける燃料残量に反比例するから、コンデンサＣの放電特性の時定数は燃料残量が小さいほど大きくなる。すなわち、第２図（ｃ）に示すように、燃料残量が多ければ早く放電し（実線）、燃料残量が少なければ、遅く放電する（破線）。

コンパレータ１６は、所定の基準電圧ＥｒとコンデンサＣの電圧とを比較している。そしてコンデンサＣの電圧が基準電圧Ｅｒより大きいとき出力信号ｄを「Ｈ」とし、小さいとき「Ｌ」とする。そこでコンパレータ１６の出力信号ｄの波形は第２図（ｄ）のようになる。

コンパレータ１６の出力信号ｄと前記データ選択信号ａは共に負論理入力のアンドゲート１７に入力されているから、データ選択信号ａが「Ｌ」の時だけコンパレータ１６の出力信号ｄがアンドゲート１７を通り得ることになる。そこでアンドゲート１７の出力信号ｆは、第２図（ｆ）に示すようになる。この出力信号ｆのパルス幅は、燃料残量が少ないほどコンデンサＣの放電時間が遅くなるために長くなる。すなわち、アナログ量たる燃料残量に応じてパルス幅変調された変調データとなる。」

第２図「

［図：0001395088000013.jpg］

」

３ 引用文献３について

原査定の拒絶の理由に引用された引用文献３には、図面とともに次の事項が記載されている。

「【００２６】

１つのニューロン回路の実装面積は、ニューロン膜を模倣するためにキャパシタの代わりにメモリスタ素子が積分デバイスとして利用された場合は、今日の相補型金属酸化膜半導体（ＣＭＯＳ）技術の場合は３２×３２μｍ２のオーダーであることができる。このニューロン回路実装は、その結果として、ニューロプロセッサチップ２０２内の全ニューロンに関して約１０ｍｍ２の面積コストであることができる。」

「【００３０】

磁気抵抗メモリ（ＭＲＡＭ）及び抵抗変化メモリ（ＲＲＡＭ（登録商標））が今日の最速の非揮発性メモリの代表である。これらのメモリは、１０ｎｓ未満の読み取り／書き込み時間及び６又は１０Ｍｂｉｔ超の容量を可能にすることができ、それは、外部のシナプス荷重メモリとしての使用に適したものにする。」

第６ 対比・判断

１ 本願発明４について

（１）対比

本願発明４と引用発明とを対比すると、次のことがいえる。

ア 引用発明の「キャパシタ4」、「電圧値」、「コンパレータ28」及び「ランプ電圧値27」は、それぞれ、本願発明４の「キャパシタ」、「出力アナログ電圧」、「コンパレータ」及び「閾値電圧」に相当する。

したがって、引用発明の「キャパシタ4に電荷として蓄積された演算結果は、キャパシタ4において電圧値として参照され」、「前記電圧値をコンパレータ28に入力し、コンパレータ28において別途入力された任意の電圧波形と比較を行ない」、「コンパレータ28の出力値が、ランプ電圧波形27のスタート時にＨｉｇｈレベルに立ち上がり、ランプ電圧値27とキャパシタ4の電圧値が等しくなった時点でＬｏｗレベルに立ち下がることでＰＷＭ信号に変換され」ることは、本願発明４の「（ａ）前記上流ニューロン層で発生されたイネーブル信号に基づいて、前記上流ニューロン層のキャパシタに関連する出力アナログ電圧と比較するために閾値電圧をランプすることを開始するステップであって、前記キャパシタが、前記上流ニューロン層においてコンパレータに接続されており、前記キャパシタに関連する前記電圧の初期値が、前記上流ニューロン層の出力を表す、前記開始するステップ」と、「（ａ）キャパシタに関連する出力アナログ電圧と比較するために閾値電圧をランプすることを開始するステップであって、前記キャパシタが、コンパレータに接続されており、前記キャパシタに関連する前記電圧の初期値が、出力を表す、前記開始するステップ」である点で共通する。

イ 引用発明の「パルス出力トリガXRST」、「カウンタ31」及び「クロックCLK」は、本願発明４の「イネーブル信号」、「デジタル・カウンタ」及び「クロック」に相当する。また、引用発明において、「クロックCLK」は、ローカルなものであるといえる。

したがって、引用発明の「パルス出力トリガXRSTは、時刻t1において、幅Tの反転パルスを出力し、これにより、各ラッチ33-0～33-（m-1）の出力はリセットされ、デジタル出力データDiは総て０リセットされ」、「パルス出力トリガXRSTの立ち上がり時点（時刻t2）から、各PWM信号PWi（i∈{0,1,…,n-1}）の出力が開始され、また、それと同時に、カウンタ31は、クロックCLKの計数を開始」することは、本願発明４の「（ｂ）（ａ）における前記イネーブル信号を、前記下流ニューロン層に配置された単一のデジタル・カウンタの入力部と共有するステップであって、前記デジタル・カウンタが、前記イネーブル信号の受信時に前記下流ニューロン層に対してローカルであるクロックを使用してカウンティングを開始する、前記共有するステップ」と、「（ｂ）デジタル・カウンタが、イネーブル信号の受信時にローカルであるクロックを使用してカウンティングを開始する、ステップ」である点で共通する。

ウ 上記アを踏まえると、引用発明の「ランプ電圧値27とキャパシタ4の電圧値が等しくなった時点」は、ランプ電圧値27がキャパシタ4の電圧値を通過する遷移の時点であるといえるから、本願発明４の「前記ランプされた閾値電圧が」「前記キャパシタの前記出力アナログ電圧を通過する遷移」に相当する。

したがって、引用発明の「キャパシタ4に電荷として蓄積された演算結果は、キャパシタ4において電圧値として参照され」、「前記電圧値をコンパレータ28に入力し、コンパレータ28において別途入力された任意の電圧波形と比較を行ない」、「コンパレータ28の出力値が、ランプ電圧波形27のスタート時にＨｉｇｈレベルに立ち上がり、ランプ電圧値27とキャパシタ4の電圧値が等しくなった時点でＬｏｗレベルに立ち下がることでＰＷＭ信号に変換され」ることは、本願発明４の「（ｃ）（ａ）における前記ランプされた閾値電圧をモニタし、前記ランプされた閾値電圧が前記上流ニューロン層の前記キャパシタの前記出力アナログ電圧を通過する遷移を検出するステップであって、前記モニタすることが、前記コンパレータにおいて、前記キャパシタの前記出力アナログ電圧と基準電圧との入力を受信することを含む、前記検出するステップ」と、「（ｃ）（ａ）における前記ランプされた閾値電圧をモニタし、前記ランプされた閾値電圧が前記キャパシタの前記出力アナログ電圧を通過する遷移を検出するステップであって、前記モニタすることが、前記コンパレータにおいて、前記キャパシタの前記出力アナログ電圧と基準電圧との入力を受信することを含む、前記検出するステップ」である点で共通する。

エ 引用発明の「ＰＷＭ信号」は、「コンパレータ28の出力値が、ランプ電圧波形27のスタート時にＨｉｇｈレベルに立ち上がり、ランプ電圧値27とキャパシタ4の電圧値が等しくなった時点でＬｏｗレベルに立ち下がることでＰＷＭ信号に変換され」ることから、本願発明４の「電圧遷移信号」に相当する。また、引用発明の「各ラッチ回路33-0～33-（m-1）」は、「非同期リセット入力付きの同期型Ｄフリップ・フロップが用いられ」ることから、本願発明４の「複数の」「フリップフロップ」に相当する。さらに、引用発明において、「カウンタ31の各計数値CNT0～CNTm-1は、それぞれ、ラッチ33-0～33-（m-1）のデータ入力端子Dに入力され」ることから、各ラッチ33-0～33-（m-1）がカウンタ31に接続されているといえる。

したがって、上記ア－ウを踏まえると、引用発明の「コンパレータ28の出力値が、ランプ電圧波形27のスタート時にＨｉｇｈレベルに立ち上がり、ランプ電圧値27とキャパシタ4の電圧値が等しくなった時点でＬｏｗレベルに立ち下がることでＰＷＭ信号に変換され」、「ラッチ回路33-0～33-（m-1）は互いに並列に接続され」、「終端ラッチ回路32-ｉに入力されるPWM信号PWiは、インバータ34によりレベル反転され、各ラッチ33-0～33-（m-1）のクロック入力端子clkに入力され」、「カウンタ31の各計数値CNT0～CNTm-1は、それぞれ、ラッチ33-0～33-（m-1）のデータ入力端子Dに入力され」、「時刻t3において、PWM信号PWiはＨレベルからＬレベルに反転し、これにより、インバータ34の出力NOT(PWi)のレベルはＬレベルからＨレベルに立ち上がり」、「各ラッチ33-ｊ（j∈{0,1,…,m-1}）は、このインバータ34の出力NOT(PWi)の立ち上がりエッジにおいて、データ入力端子Dに入力される計数値CNTjのレベルをラッチ」することは、本願発明４の「（ｄ）電圧遷移が、前記モニタされた出力アナログ電圧において検出されたとき」、「（ｅ）電圧遷移信号を前記下流ニューロン層の複数のフリップフロップに送信するステップであって、前記複数のフリップフロップは互いに並列に接続され、及び該複数のフリップフロップの各フリップフリップが前記デジタル・カウンタに接続されている、前記送信するステップ」と、「（ｄ）電圧遷移が、前記モニタされた出力アナログ電圧において検出されたとき」、「（ｅ）電圧遷移信号を複数のフリップフロップに送信するステップであって、前記複数のフリップフロップは互いに並列に接続され、及び該複数のフリップフロップの各フリップフリップが前記デジタル・カウンタに接続されている、前記送信するステップ」である点で共通する。

オ 上記ア、イを踏まえると、引用発明の「ランプ電圧波形27の場合は、キャパシタに蓄積された演算結果が線形変換されてPWM信号幅が設定され」、「コンパレータ28の出力値が、ランプ電圧波形27のスタート時にＨｉｇｈレベルに立ち上がり、ランプ電圧値27とキャパシタ4の電圧値が等しくなった時点でＬｏｗレベルに立ち下がることでＰＷＭ信号に変換され」、「時刻t3において、PWM信号PWiはＨレベルからＬレベルに反転し、これにより、インバータ34の出力NOT(PWi)のレベルはＬレベルからＨレベルに立ち上がり」、「各ラッチ33-ｊ（j∈{0,1,…,m-1}）は、このインバータ34の出力NOT(PWi)の立ち上がりエッジにおいて、データ入力端子Dに入力される計数値CNTjのレベルをラッチ」し、「これにより、各終端ラッチ回路32-ｉ（i∈{0,…,n-1}）には、PWM信号PWiの立ち下がり時点におけるカウンタ31のカウント値CNT(i)={CNT(i)0, CNT(i)1,…, CNT(i)m-1}がラッチされ、このカウント値CNT(i)は、PWM信号PWiのパルス幅に比例した値となる」ことは、本願発明４の「前記コンパレータの出力が「０」から「１」に遷移し、この立上がりエッジを前記フリップフロップが受信すると、前記下流ニューロン層が、該受信の時に前記デジタル・カウンタの現在値をラッチし、前記ラッチされた現在値が、前記上流ニューロン層の出力を表す前記初期値に等し」いことと、「前記コンパレータの出力がある値から別の値に遷移し、この立上がりエッジを前記フリップフロップが受信すると、該受信の時に前記デジタル・カウンタの現在値をラッチし、前記ラッチされた現在値が、出力を表す前記初期値に等し」いことである点で共通する。

したがって、本願発明４と引用発明との間には、次の一致点、相違点があるといえる。

（一致点）

「方法であって、前記方法が、

（ａ）キャパシタに関連する出力アナログ電圧と比較するために閾値電圧をランプすることを開始するステップであって、前記キャパシタが、コンパレータに接続されており、前記キャパシタに関連する前記電圧の初期値が、出力を表す、前記開始するステップと、

（ｂ）デジタル・カウンタが、イネーブル信号の受信時にローカルであるクロックを使用してカウンティングを開始する、ステップと、

（ｃ）（ａ）における前記ランプされた閾値電圧をモニタし、前記ランプされた閾値電圧が前記キャパシタの前記出力アナログ電圧を通過する遷移を検出するステップであって、前記モニタすることが、前記コンパレータにおいて、前記キャパシタの前記出力アナログ電圧と基準電圧との入力を受信することを含む、前記検出するステップと、さらに

（ｄ）電圧遷移が、前記モニタされた出力アナログ電圧において検出されたとき、

（ｅ）電圧遷移信号を複数のフリップフロップに送信するステップであって、前記複数のフリップフロップは互いに並列に接続され、及び該複数のフリップフロップの各フリップフリップが前記デジタル・カウンタに接続されている、前記送信するステップと、

を含み、

前記コンパレータの出力がある値から別の値に遷移し、この立上がりエッジを前記フリップフロップが受信すると、該受信の時に前記デジタル・カウンタの現在値をラッチし、前記ラッチされた現在値が、出力を表す前記初期値に等しい、

前記方法。」

（相違点１）

本願発明４では、「人工ニューラル・ネットワーク（ＡＮＮ）で実施される方法であって、前記ＡＮＮが、層に配置された複数のニューロンを含み、前記層が、少なくとも１つの上流ニューロン層と少なくとも１つの下流ニューロン層とを含み、前記少なくとも１つの上流ニューロン層の出力部が前記少なくとも１つの下流ニューロン層の入力部に接続され」るのに対し、引用発明では、このような構成について特定されていない点。

（相違点２）

キャパシタに関連する出力アナログ電圧と比較するために閾値電圧をランプすることを開始するステップにおいて、本願発明４では、「上流ニューロン層で発生されたイネーブル信号に基づいて」、「開始する」のに対し、引用発明では、このような構成について特定されていない点。

（相違点３）

キャパシタにおいて、本願発明４では、「上流ニューロン層」にあるのに対し、引用発明では、このような構成について特定されていない点。

（相違点４）

キャパシタとコンパレータとの接続において、本願発明４では、「上流ニューロン層において」接続されているのに対し、引用発明では、このような構成について特定されていない点。

（相違点５）

キャパシタに関連する前記電圧の初期値において、本願発明４では、「上流ニューロン層の出力を表す」のに対し、引用発明では、「複数のアナログ演算回路3の演算結果」である点。

（相違点６）

イネーブル信号において、本願発明４では、「上流ニューロン層で発生され」、「下流ニューロン層に配置された単一のデジタル・カウンタの入力部と共有する」のに対し、引用発明では、「パルス出力トリガXRST」においてこのような構成について特定されていない点。

（相違点７）

デジタル・カウンタにおいて、本願発明４では、「下流ニューロン層に配置され」ているのに対し、引用発明では、このような構成について特定されていない点。

（相違点８）

クロックにおいて、本願発明４では、「下流ニューロン層に対してローカルである」のに対し、引用発明では、このような構成について特定されていない点。

（相違点９）

複数のフリップフロップにおいて、本願発明４では、「下流ニューロン層」にあるのに対し、引用発明では、このような構成について特定されていない点。

（相違点１０）

コンパレータの出力において、本願発明４では、「０」から「１」に遷移するのに対し、引用発明では、「Ｈｉｇｈレベル」から「Ｌｏｗレベル」に遷移する点。

（相違点１１）

本願発明４では、「前記出力値が、前記上流ニューロン層と前記下流ニューロン層との間のクロックのグローバル同期なしに前記上流ニューロン層と前記下流ニューロン層との間で通信される」のに対し、引用発明では、このような構成について特定されていない点。

（２）相違点についての判断

上記相違点１－９、１１は、「ニューロン層」に関するものである点で互いに関連しているので、まとめて検討する。

上記第５の１の【０２４６】－【０２５０】、【０２５５】－【０２６４】及び【図２２】－【図２５】に記載のとおり、引用文献１には、引用発明をニューラルネットワーク回路に適用する示唆が記載されている。しかしながら、その示唆は、引用発明を各ニューロン層に配置するものであり、上流ニューロン層に配置されたコンパレータの出力を、下流ニューロン層に配置された複数のフリップフロップが受信する等のような上記相違点１－９、１１に係る本願発明４の構成を示唆しているものであるとはいえない。

また、引用文献２、３には、上記相違点１－９、１１に係る本願発明４の構成について記載も示唆もない。

さらに、上記相違点１－９、１１に係る本願発明４の構成が、本願の優先日前において周知技術であったとはいえない。

したがって、当業者といえども、引用発明及び引用文献２－３に記載された技術的事項から、上記相違点１－９、１１に係る本願発明４の構成を容易に想到することはできない。

よって、上記相違点１０について判断するまでもなく、本願発明４は、当業者であっても、引用発明及び引用文献２－３に記載された技術的事項に基づいて容易に発明できたものとはいえない。

２ 本願発明１－３、１８について

本願発明１－３、１８は、上記相違点１－９、１１に係る本願発明４の構成と実質的に同じ構成を備えるものであるから、本願発明４と同じ理由により、当業者であっても、引用発明及び引用文献２－３に記載された技術的事項に基づいて容易に発明できたものとはいえない。

３ 本願発明５、８－１７について

本願発明５、８－１７は、本願発明４と同一の構成を備えるものであるから、本願発明４と同じ理由により、当業者であっても、引用発明及び引用文献２－３に記載された技術的事項に基づいて容易に発明できたものとはいえない。

４ 本願発明６、７について

本願発明６、７は、本願発明１と同一の構成を備えるものであるから、本願発明１と同じ理由により、当業者であっても、引用発明及び引用文献２－３に記載された技術的事項に基づいて容易に発明できたものとはいえない。

５ 本願発明１９－２６について

本願発明１９－２６は、本願発明１８と同一の構成を備えるものであるから、本願発明１８と同じ理由により、当業者であっても、引用発明及び引用文献２－３に記載された技術的事項に基づいて容易に発明できたものとはいえない。

６ 本願発明２７について

本願発明２７は、実質的に、本願発明４と同一の構成を備えるものであるから、本願発明４と同じ理由により、当業者であっても、引用発明及び引用文献２－３に記載された技術的事項に基づいて容易に発明できたものとはいえない。

第７ 当審拒絶理由についての判断

１ 理由１（サポート要件）について

令和５年２月１日提出の誤訳訂正書において、請求項１－４、１８に、「前記キャパシタが、前記上流ニューロン層においてコンパレータに接続され」る事項、「前記モニタすることが、前記コンパレータにおいて、前記キャパシタの前記出力アナログ電圧と基準電圧との入力を受信することを含む」事項及び「前記コンパレータの出力が「０」から「１」に遷移し、この立上がりエッジを前記フリップフロップが受信する」事項を追加する補正がされた結果、この拒絶の理由は解消した。

２ 理由２（明確性）について

令和５年２月１日提出の誤訳訂正書において、補正前の請求項２及び４に記載の「閾値電圧のランピングを開始する」が「閾値電圧をランプすることを開始する」と補正され、また、補正前の請求項２及び４に記載の「前記ランプ閾値電圧」が「前記ランプされた閾値電圧」と補正された結果、この拒絶の理由は解消した。

第８ むすび

以上のとおり、本願発明１－２７は、当業者が引用発明及び引用文献２－３に記載された技術的事項に基づいて容易に発明をすることができたものではない。

したがって、原査定の理由によっては、本願を拒絶することはできない。

また、他に本願を拒絶すべき理由を発見しない。

よって、結論のとおり審決する。