2021-007447

第２ 本願発明

本願請求項１に係る発明（以下，「本願発明１という。）は，令和３年１０月１８日付けの手続補正で補正された特許請求の範囲の請求項１に記載された事項により特定される以下のとおりの発明である。

「【請求項１】

第１及び２のトランジスタを有し，

前記第１のトランジスタは，チャネル形成領域にシリコンを有し，

前記第２のトランジスタは，チャネル形成領域に酸化物半導体を有する半導体装置であって，

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前記第１のトランジスタのゲート電極の上方に，第１の絶縁層を有し，

前記第１の絶縁層の上方に，前記酸化物半導体を有し，

前記酸化物半導体の上方に，第２の絶縁層を有し，

前記第１の絶縁層は，第１の開口部を有し，

前記第２の絶縁層は，第２の開口部及び第３の開口部を有し，

前記第１の開口部は，前記第２の開口部と重なる領域を有し，

前記第１の開口部は，前記第３の開口部と重ならず，

前記第１のトランジスタのゲートは，前記第１乃至第３の開口部を介して前記第２のトランジスタのソース又はドレインの一方と電気的に接続される半導体装置。」

第３ 引用文献，引用発明等

１ 引用文献１について

原査定の拒絶の理由に引用された引用文献１（特開２００３－６００６０号公報）には，次の事項が記載されている（下線は当審が付した。以下，同様である。）。

「【００１０】本発明の目的は，ＬＳＩの回路配置変更に伴って生じる配線間クロックスキューを容易に最適化することができる半導体集積回路装置を提供することにある。」

「【００１２】

【発明の実施の形態】本発明の第１の実施の形態による半導体集積回路装置について図１乃至図４を用いて説明する。図１は，本実施の形態による半導体集積回路装置の一部を示す回路図である。図１に示すように，クロックタイミング調整回路のインバータ（ＩＮＶ）４６にクロック信号ＣＬＫが入力するようになっている。インバータ４６の出力端子は，クロック動作回路のＦＦ回路６４の入力端子に接続されている。また，ＦＦ回路６４の出力端子からは所定の出力信号が出力されるようになっている。インバータ４６及びＦＦ回路６４には，所定の駆動電圧ＶＤＤが印加されている。ＦＦ回路６４は，インバータ６６等の複数の素子で形成されている。

【００１３】図２は，図１に示す回路図の破線で囲まれた範囲Ａの概略構成を示す断面図である。図２に示すように，半導体チップ１は，ＦＦ回路６４のインバータ６６を構成するためのバルクＣＭＯＳ４と，バルクＣＭＯＳ４の上層のＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）膜に形成された，クロックタイミング調整回路のインバータ４６を構成するＳＯＩ－ＣＭＯＳ２６とを有している。

【００１４】バルクＣＭＯＳ４は，ｎ型のシリコン（Ｓｉ）基板２上に形成されている。バルクＣＭＯＳ４は図中右方にｐチャネルＭＯＳＦＥＴ８が形成され，図中左方にｎチャネルＭＯＳＦＥＴ６が形成されている。ｐチャネルＭＯＳＦＥＴ８は，Ｓｉ基板２上に形成されたゲート絶縁膜９と，ゲート絶縁膜９上に形成されたゲート電極１０とを有している。Ｓｉ基板２表面近傍のゲート電極１０の図中右方にはｐ型の不純物が拡散されたｐ型のソース領域１２が形成されており，ゲート電極１０の図中左方にはｐ型の不純物が拡散されたｐ型のドレイン領域１４が形成されている。

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【００１５】一方，ｎチャネルＭＯＳＦＥＴ６は，Ｓｉ基板２表面近傍に形成されたｐ型領域（ｐウェル）１６に形成されている。ｐウェル１６上にはゲート絶縁膜２１が形成されており，ゲート絶縁膜２１上にはゲート電極２２が形成されている。ｐウェル１６表面近傍のゲート電極２２の図中右方にはｎ型の不純物が拡散されたｎ型のドレイン領域２０が形成されており，ゲート電極２２の図中左方にはｎ型の不純物が拡散されたｎ型のソース領域１８が形成されている。

【００１６】ゲート電極１０，２２は，ゲート電極１０，２２上の絶縁膜をそれぞれ開口して形成されたビアホール６７内の接続導体及び配線６８を介して，互いに電気的に接続されている。これにより，インバータ６６が形成される。また，ドレイン領域１４，２０は，ドレイン領域１４，２０上の絶縁膜を開口して形成されたビアホール７０内の接続導体及び配線７２を介して互いに電気的に接続されており，インバータ４６から入力されたクロック信号ＣＬＫ’の波形を反転したクロック信号ＣＬＫ’’を出力するようになっている。ソース領域１２には，ソース領域１２上の絶縁膜を開口して形成されたビアホール８８内の接続導体及び配線９１を介して所定の駆動電圧ＶＤＤが印加されている。ソース領域１８は，ソース領域１８上の絶縁膜を開口して形成されたビアホール８７内の接続導体及び配線９３を介してグランド（ＧＮＤ）に接続されている。

【００１７】インバータ６６の最上層の絶縁膜表面は，化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等を用いて研磨され平坦化されている。当該絶縁膜上には，ｎ型の不純物が拡散されたｎ型の単結晶Ｓｉ層２４が形成されている。単結晶Ｓｉ層２４上にはＳＯＩ－ＣＭＯＳ２６が形成されている。ＳＯＩ－ＣＭＯＳ２６は図中右方にｐチャネルＭＯＳＦＥＴ２８を有しており，図中左方にｎチャネルＭＯＳＦＥＴ３０を有している。

【００１８】ｐチャネルＭＯＳＦＥＴ２８は，単結晶Ｓｉ層２４上に形成されたゲート絶縁膜３１と，ゲート絶縁膜３１上に形成されたゲート電極３２とを有している。単結晶Ｓｉ層２４表面近傍のゲート電極３２の図中右方にはｐ型の不純物が拡散されたｐ型のソース領域３８が形成されており，ゲート電極３２の図中左方にはｐ型の不純物が拡散されたｐ型のドレイン領域４０が形成されている。

【００１９】一方，ｎチャネルＭＯＳＦＥＴ３０は，単結晶Ｓｉ層２４表面近傍に形成されたｐウェル３４に形成されている。ｐウェル３４上にはゲート絶縁膜３５が形成されており，ゲート絶縁膜３５上にはゲート電極３６が形成されている。ｐウェル３４表面近傍のゲート電極３６の図中右方にはｎ型の不純物が拡散されたｎ型のドレイン領域４２が形成されており，ゲート電極２２の図中左方にはｎ型の不純物が拡散されたｎ型のソース領域４４が形成されている。

【００２０】ゲート電極３２，３６は，ゲート電極３２，３６上の絶縁膜を開口して形成されたビアホール７４内の接続導体及び配線７６を介して互いに電気的に接続されている。これにより，インバータ４６が形成される。ゲート電極３２，３６には，所定のクロック信号ＣＬＫが入力されるようになっている。また，ドレイン領域４０，４２は，ドレイン領域４０，４２上の絶縁膜を開口して形成されたビアホール７８内の接続導体及び配線８０を介して互いに電気的に接続されており，ビアホール（スタックト・ビア）８２内の接続導体を介してインバータ６６のゲート電極１０，２２に接続されている。ソース領域３８には，ソース領域３８上の絶縁膜を開口して形成されたビアホール９０内の接続導体，配線９２及びビアホール８４内の接続導体を介して，ソース領域１２とともに所定の駆動電圧ＶＤＤが印加されている。ソース領域４４は，ソース領域４４上の絶縁膜を開口して形成されたビアホール８９内の接続導体，配線９４及びビアホール８６内の接続導体を介して，ソース領域１８とともにグランドに接続されている。

【００２１】このように本実施の形態による半導体集積回路装置では，クロックタイミング調整回路とクロック動作回路とが２層に分割されて形成されている。また，クロックタイミング調整回路の出力端子とクロック動作回路の入力端子とはビアホール８２内の接続導体を介して電気的に接続されている。」

「【図２】

［図：0001383100000001.jpg］

」

上記【００１６】及び【００２０】の記載を参酌すると，上記【図２】には，ｎチャンネルＭＯＳＦＥＴ６のゲート電極６と，ｐチャンネルＭＯＳＦＥＴ２８のドレイン領域４０とは，ゲート電極２２上の絶縁膜に形成されたビアホール６７内の接続導体，配線６８，ｎチャネルＭＯＳＦＥＴ６の最上層の絶縁膜及びｐチャネルＭＯＳＦＥＴ２８のドレイン領域４０上の絶縁膜に形成されたビアホール（スタックト・ビア）８２内の接続導体，配線８０，ｐチャネルＭＯＳＦＥＴ２８のドレイン領域４０上の絶縁膜に形成されたビアホール７８内の接続導体を介して接続されていることが見て取れる。

以上から，特に，ｎチャネルＭＯＳＦＥＴ６及びｐチャネルＭＯＳＦＥＴ２８，及び，これらＭＯＳＦＥＴの接続関係に注目すると，引用文献１には，以下の発明（以下，「引用発明」という。）が記載されていると認められる。

「シリコン基板２表面近傍に形成されたｐ型領域（ｐウェル）１６に形成されているｎチャネルＭＯＳＦＥＴ６と，ｎチャネルＭＯＳＦＥＴ６の最上層の絶縁膜上に形成されたｎ型の単結晶Ｓｉ層２４に形成されているｐチャネルＭＯＳＦＥＴ２８とを有する半導体集積回路装置であって，

ｎチャネルＭＯＳＦＥＴ６は，ｐウェル１６上に形成されたゲート絶縁膜２１，ゲート絶縁膜２１上に形成されたゲート電極２２，ｐウェル１６表面近傍形成されたｎ型のドレイン領域２０及びｎ型のソース領域１８とを有し，

ｐチャネルＭＯＳＦＥＴ２８は，単結晶Ｓｉ層２４上に形成されたゲート絶縁膜３１と，ゲート絶縁膜３１上に形成されたゲート電極３２と，単結晶Ｓｉ層２４表面近傍に形成されたｐ型のソース領域３８及びｐ型のドレイン領域４０を有し，

ｎチャンネルＭＯＳＦＥＴ６のゲート電極６と，ｐチャンネルＭＯＳＦＥＴ２８のドレイン領域４０とは，ゲート電極２２上の絶縁膜に形成されたビアホール６７内の接続導体，配線６８，ｎチャネルＭＯＳＦＥＴ６の最上層の絶縁膜及びｐチャネルＭＯＳＦＥＴ２８のドレイン領域４０上の絶縁膜に形成されたビアホール（スタックト・ビア）８２内の接続導体，配線８０，ｐチャネルＭＯＳＦＥＴ２８のドレイン領域４０上の絶縁膜に形成されたビアホール７８内の接続導体を介して接続されている半導体集積回路装置。」

２ 引用文献２について

原査定の拒絶の理由に周知技術を示す文献として引用された引用文献２（特開２００７－１１５９０２号公報）には，次の事項が記載されている。

「【発明が解決しようとする課題】

【０００５】

そこで，本発明者らは，透明アモルファス酸化物半導体膜を用いて透明な電界効果型トランジスタを作製すべく，検討を行っていたところ，偶然にも，ある波長の可視光の下では，電気伝導度が変化するという現象を発見した。

【０００６】

そして，本発明者らは，この現象を精査すべく，後述するように分光光照射下における電気伝導度を測定する実験（分光感度測定実験）を行った。その結果，可視光の短波長側領域において，光吸収により電気伝導度が変化（増加）することを観測した（図８）。

【０００７】

図８に示した結果は，薄膜トランジスタ（ＴＦＴ）に可視光が照射された場合に，ＴＦＴのオフ電流は，特に，短波長側の光の照射強度に応じて大きく変化することを意味する。このような変化は，ＴＦＴの安定動作に影響を及ぼす場合がある。

【０００８】

即ち，可視光に対して透明であるとされている透明アモルファス酸化物が，実際には，特定の可視光領域において，光誘起の電気伝導度変化，即ちフォトキャリアが発生することが，初めて見出された。

【０００９】

本発明者らは，上記現象の発見等を踏まえ，一般に透明な酸化物と呼ばれている材料をＴＦＴの活性層に用いる場合に，それをより安定的に動作させるためには，当該酸化物に対する遮光手段を設けることが好ましいとの認識に辿り着いた。その結果，遮光手段を有するトランジスタに関する発明を成すに至った。

「【００６８】

本発明が適用することができるＴＦＴの構成には，図７に示すように，スタガ―型ＴＦＴ（ａ），逆スタガ―型ＴＦＴ（ｂ），コプラナー型ＴＦＴ（ｃ），逆コプラナー型ＴＦＴ（ｄ）が含まれる。なお，図中，１は基板，２は活性層，３はソース，４はドレイン，５はゲート絶縁膜，６はゲート電極である。

【００６９】

（３）上記実施形態１から３に適用できる透明な酸化物材料

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本発明に適用できる透明な酸化物としては，単結晶酸化物，多結晶酸化物，アモルファス酸化物，あるいはこれらの混合物が挙げられる。多結晶酸化物としては，例えば，ＺｎＯやＺｎＯなどである。

【００７０】

また，本発明に適用できるアモルファス酸化物については，前述の特許文献１に詳しい記載がある。以降は，活性層の材料にアモルファス酸化物を適用する場合について述べる。

【００７１】

ノーマリーオフ型のＴＦＴの活性層としては，電子キャリヤ濃度が１０１８／ｃｍ３未満の酸化物膜がよい。

【００７２】

上記酸化物膜とは具体的には，Ｉｎ－Ｇａ－Ｚｎ－Ｏを含み構成され，結晶状態における組成がＩｎＧａＯ３（ＺｎＯ）ｍ（ｍは６未満の自然数）で表される。

【００７３】

または，Ｉｎ－Ｇａ－Ｚｎ－Ｍｇ－Ｏを含み構成され，結晶状態の組成がＩｎＧａＯ３（Ｚｎ１－ｘＭｇｘＯ）ｍ（ｍは６未満の自然数，０＜ｘ≦１で表される。

【００７４】

また，上記酸化物材料は，伝導電子数の増加と共に，電子移動度が大きくなることを特徴とする。ＴＦＴを形成する基板としては，ガラス基板，樹脂製プラスチック基板又はプラスチックフィルムなどを用いることができる。」

第４ 対比・判断

１ 本願発明１について

（１）対比

本願発明１と引用発明とを対比する。

ア 引用発明の「シリコン基板２表面近傍に形成されたｐ型領域（ｐウェル）１６に形成されているｎチャネルＭＯＳＦＥＴ６」において，「ｐウェル１６表面近傍形成されたｎ型のドレイン領域２０及びｎ型のソース領域１８」の間の領域がチャネル形成領域であることは技術常識であるから，上記「ｎチャネルＭＯＳＦＥＴ６」は，本願発明１の「第１のトランジスタ」と同様に，チャネル形成領域にシリコンを有しているといえる。

そうすると，引用発明の「シリコン基板２表面近傍に形成されたｐ型領域（ｐウェル）１６に形成されているｎチャネルＭＯＳＦＥＴ６」は，本願発明１の「チャネル形成領域にシリコンを有」する「第１のトランジスタ」に相当し，また，引用発明の「ｎチャネルＭＯＳＦＥＴ６」の「ゲート電極２２」は，本願発明１の「第１のトランジスタのゲート電極」に相当する。

イ 引用発明において，「ｎチャネルＭＯＳＦＥＴ６」は，「ゲート電極２２」を「有し」ているから，「ｎチャネルＭＯＳＦＥＴ６の最上層の絶縁膜」は，「ｎチャネルＭＯＳＦＥＴ６」の「ゲート電極２２」の上方にあるといえる。

したがって，引用発明の「ｎチャネルＭＯＳＦＥＴ６の最上層の絶縁膜」は，本願発明１の「前記第１のトランジスタのゲート電極の上方」の「第１の絶縁層」に相当する。

ウ 引用発明の「ｎ型の単結晶Ｓｉ層２４に形成されて」いる「ｐチャネルＭＯＳＦＥＴ２８」において，「単結晶Ｓｉ層２４表面近傍に形成されたｐ型のソース領域３８及びｐ型のドレイン領域４０」の間の領域がチャネル形成領域であることは技術常識であるから，上記「ｐチャネルＭＯＳＦＥＴ２８」は，チャネル形成領域にＳｉからなる半導体を有しているといえる。

また，引用発明の「ｎチャネルＭＯＳＦＥＴ６の最上層の絶縁膜上に形成されたｎ型の単結晶Ｓｉ層２４」は半導体であるから，引用発明は，「ｎチャネルＭＯＳＦＥＴ６の最上層の絶縁膜上」に半導体を有しているといえる。

一方，本願発明１において，「第２のトランジスタ」は，「チャネル形成領域に酸化物半導体を有す」るものであり，また，「前記第１の絶縁層の上方に，前記酸化物半導体を有し」ている。

そうすると，引用発明の「ｐチャネルＭＯＳＦＥＴ２８」は，本願発明１の「第２のトランジスタ」に対応し，両者は，「チャネル形成領域」に半導体を有しており，また，引用発明と本願発明１とは，「前記第１の絶縁層の上方」に，半導体を有している点で共通する。

エ 引用発明の「単結晶Ｓｉ層２４表面近傍に形成された」「ドレイン領域４０上の絶縁膜」は，Ｓｉからなる半導体の上方の絶縁膜であるといえるから，本願発明１の「前記酸化物半導体の上方」の「第２の絶縁層」とは，半導体の上方の「第２の絶縁層」である点で共通する。

オ 引用発明の「ｎチャネルＭＯＳＦＥＴ６の最上層の絶縁膜」に形成される「ビアホール（スタックト・ビア）８２」は，本願発明１の「前記第１の絶縁層」が「有し」ている「第１の開口部」に相当する。

また，引用発明の「ｐチャネルＭＯＳＦＥＴ２８のドレイン領域４０上の絶縁膜に形成されたビアホール（スタックト・ビア）８２」及び「ｐチャネルＭＯＳＦＥＴ２８のドレイン領域４０上の絶縁膜に形成されたビアホール７８」は，本願発明１の「前記第２の絶縁層」が「有し」ている「第２の開口部」及び「第３の開口部」にそれぞれ相当する。

カ 引用発明の「ｎチャネルＭＯＳＦＥＴ６の最上層の絶縁膜」「に形成されたビアホール（スタックト・ビア）８２」と，「ｐチャネルＭＯＳＦＥＴ２８のドレイン領域４０上の絶縁膜に形成されたビアホール（スタックト・ビア）８２」とは，重なっているといえるから，引用発明と本願発明１とは，「前記第１の開口部は，前記第２の開口部と重なる領域を有し」ている点で共通する。

また，引用発明の「ｎチャネルＭＯＳＦＥＴ６の最上層の絶縁膜」「に形成されたビアホール（スタックト・ビア）８２」と，「ｐチャネルＭＯＳＦＥＴ２８のドレイン領域４０上の絶縁膜に形成されたビアホール７８」とが重なっていないことは明らかであるから，引用発明と本願発明１とは，「前記第１の開口部は，前記第３の開口部と重な」っていない点で共通する。

キ 引用発明の「ｎチャネルＭＯＳＦＥＴ６のゲート電極２２」は，

「ｎチャネルＭＯＳＦＥＴ６の最上層の絶縁膜及びｐチャネルＭＯＳＦＥＴ２８のドレイン領域４０上の絶縁膜に形成されたビアホール（スタックト・ビア）８２」及び「ｐチャネルＭＯＳＦＥＴ２８のドレイン領域４０上の絶縁膜に形成されたビアホール７８」を介して，「ｐチャネルＭＯＳＦＥＴ２８のドレイン領域４０」と「電気的に接続され」るものであるから，このことは，本願発明１の「前記第１のトランジスタのゲートは，前記第１乃至第３の開口部を介して前記第２のトランジスタのソース又はドレインの一方と電気的に接続される」ことに相当する。

ク 引用発明の「半導体集積回路装置」と，本願発明１の「半導体装置」とは，「半導体装置」である点で共通する。

ケ 以上から，本願発明１と引用発明の一致点と相違点は以下のとおりとなる。

＜一致点＞

「第１及び２のトランジスタを有し，

前記第１のトランジスタは，チャネル形成領域にシリコンを有し，

前記第２のトランジスタは，チャネル形成領域に半導体を有する半導体装置であって，

前記第１のトランジスタのゲート電極の上方に，第１の絶縁層を有し，

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前記第１の絶縁層の上方に，前記半導体を有し，

前記半導体の上方に，第２の絶縁層を有し，

前記第１の絶縁層は，第１の開口部を有し，

前記第２の絶縁層は，第２の開口部及び第３の開口部を有し，

前記第１の開口部は，前記第２の開口部と重なる領域を有し，

前記第１の開口部は，前記第３の開口部と重ならず，

前記第１のトランジスタのゲートは，前記第１乃至第３の開口部を介して前記第２のトランジスタのソース又はドレインの一方と電気的に接続される半導体装置。」

＜相違点＞

（２）判断

引用文献２の【０００５】～【０００９】には，本発明者らは，透明アモルファス酸化物半導体膜を用いて透明な電界効果型トランジスタを作製すべく，検討を行っていたところ，可視光に対して透明であるとされている透明アモルファス酸化物が，実際には，特定の可視光領域において，光誘起の電気伝導度変化，即ちフォトキャリアが発生することを初めて見出し，これを踏まえ，一般に透明な酸化物と呼ばれている材料をＴＦＴの活性層に用いる場合に，それをより安定的に動作させるためには，当該酸化物に対する遮光手段を設けることが好ましいとの認識に辿り着き，その結果，遮光手段を有するトランジスタに関する発明を成すに至ったことが記載されている。

そうすると，引用文献２に記載されている酸化物半導体を用いたトランジスタは遮光手段を有することが必須の構成であり，可視光が照射されることを前提とするものであるといえる。

一方，引用文献１の【００１０】の「本発明の目的は，ＬＳＩの回路配置変更に伴って生じる配線間クロックスキューを容易に最適化することができる半導体集積回路装置を提供することにある」との記載によれば，引用発明の半導体集積回路装置は，ＬＳＩに用いられるものであるから，可視光が照射されるものでない。

また，引用発明は，「シリコン基板２表面近傍に形成されたｐ型領域（ｐウェル）１６に形成されているｎチャネルＭＯＳＦＥＴ６」と，「ｎチャネルＭＯＳＦＥＴ６の最上層の絶縁膜上形成されたｎ型の単結晶Ｓｉ層２４に形成されているｐチャネルＭＯＳＦＥＴ２８」とは，いずれもシリコンに形成されるものであって，一方の「ｐチャネルＭＯＳＦＥＴ２８」を酸化物半導体に形成することは，引用文献１及び２には，記載も示唆もされていない。

そうすると，引用発明に，引用文献２に記載された事項を適用する動機付けがあるとはいえない。

したがって，引用発明に引用文献２に記載された事項を適用して，相違点１に係る本願発明１の構成を得ることは，当業者が容易に想到し得たこととはいえない。

第５ 原査定の概要及び原査定についての判断

原査定は，請求項１，２に係る発明は，引用文献１に記載の発明及び引用文献２に記載の周知技術に基づいて，当業者が容易に想到し得ることであるから，特許法第２９条第２項の規定により特許を受けることができないというものである。

しかし，原査定時の請求項１に係る発明は，本願発明１であって，上記相違点１に係る本願発明１の構成を有しており，上記第４ １で検討したとおり，本願発明１は，引用発明及び引用文献２に記載された事項に基づいて，当業者が容易に発明できたものではない。

また，令和３年１０月１８日付けの手続補正により請求項２は削除された。

したがって，原査定を維持することはできない。

第６ 当審拒絶理由について

当審では，請求項２に係る発明は，発明の詳細な説明に記載されたものではないとの拒絶の理由を通知したが，令和３年１０月１８日付けの手続補正により請求項２は削除されたから，この拒絶の理由は解消した。

第７ むすび

以上のとおりであるから，原査定の理由及び当審拒絶理由によっては，本願を拒絶することはできない。

また，他に本願を拒絶すべき理由を発見しない。

よって，結論のとおり審決する。