2016-011397

特願２０１３－５５６６２０「高性能チャンネルを有する半導体デバイス」拒絶査定不服審判事件〔平成２４年　９月　７日国際公開、ＷＯ２０１２／１１８５６６、平成２６年　４月２４日国内公表、特表２０１４－５１０４０１、請求項の数（２０）〕について、次のとおり審決する。

【結　論】 原査定を取り消す。 本願の発明は、特許すべきものとする。

【理　由】 第１　手続の経緯 本願は、２０１２年（平成２４年）１月６日（パリ条約による優先権主張　２０１１年３月３日　米国）を国際出願日とする出願であって、平成２６年７月１０日付で審査請求がなされ、平成２７年４月３０日付で拒絶理由通知が通知され、同年８月６日付で意見書が提出されるとともに、同日付で手続補正がなされたが、平成２８年３月２５日付で拒絶査定（以下、「原査定」という。）がなされたものである。 これに対して、平成２８年７月２９日付で審判請求がなされるとともに、同時に手続補正がなされ、平成２９年２月１０日付で上申書が提出され、当審において同年４月１３日付で補正却下の決定がなされるとともに、同日付で拒絶理由（以下、「当審拒絶理由」という。）が通知され、同年７月３日付で意見書が提出されるとともに、同日付で手続補正（以下、「本手続補正」という。）がなされたものである。 第２　原査定の概要 １　原査定の理由の概要 原査定の理由の概要は、次のとおりである。 「この出願については、平成２７年　４月３０日付け拒絶理由通知書に記載した理由１によって、拒絶をすべきものです。 なお、意見書及び手続補正書の内容を検討しましたが、拒絶理由を覆すに足りる根拠が見いだせません。 備考 ●理由１（特許法第２９条第２項）について ・請求項　１－１７、２０－２４、２７、２８、３１－４６、４８ ・引用文献等　１－４、７、８ 出願人は、平成２７年８月６日付けの意見書において、 「一方、本願発明においては、表面拡散チャネルはＳｉＣ基板に形成されている。当業者であれば理解するように、シリコンを用いたドーピング技術はＳｉＣを用いたドーピング技術とは全く異なるものである。実際、シリコンを用いるドーピング技術は、ＳｉＣのために用いることはできない。当業者は、引用文献１の教示に基づいてシリコンを用いた場合に達成しうるレベルにまでＳｉＣをドーピングするよう動機付けられないであろう。 従って、本願発明１は引用文献１～６に記載の事項に基づいて当業者が容易に成し得たものではないから、特許法第２９条第２項に該当しないものである。」 と、主張している。 出願人の主張について検討する。 引用文献１は、チャネル領域がケイ素からなるＭＯＳＦＥＴであるが、ＭＯＳＦＥＴのチャネル領域をを炭化ケイ素とすることは、引用文献２（段落［００５１］）、引用文献３（段落［００４５］－段落［００７１］）、引用文献４（段落［００４０］－段落［００５８］）に記載されているように周知技術であり、また、ケイ素に対する技術は、引用文献２（段落［００５１］）に記載されているように当業者であれば炭化ケイ素にも当然応用ができるため、引用文献１の基板を炭化ケイ素とすることは、当業者が容易になし得たことである。 また、炭化ケイ素に対して固相からドーピングすることは、引用文献７（段落［００２１］）、引用文献８（段落［００３６］）に記載されているように周知技術であり、引用文献１の基板を炭化ケイ素とすることに、当業者にとって技術的な困難性があるとも認められない。 よって、出願人の主張は採用できない。 その余の点は、前記拒絶理由通知書に記載のとおりである。 ・請求項　１８、１９、４７ ・引用文献等　１－５、７、８ 引用文献３（段落［００６５］－段落［００７１］）には、ゲート絶縁膜に窒素やリンといった不純物を拡散させ、チャネルとの界面に存在させることで、界面準位密度を減少させる技術が開示されており、引用文献１に当該技術を用いることは、当業者が容易になし得たことである。 そして、引用文献５にはアルミニウムでダングリングボンドを終端することが記載されているため、引用文献３に記載の技術を引用文献１に適用する際に、引用文献５に記載されているアルミニウムを用いることは、単なる設計的事項に過ぎないため、当業者が容易になし得たことである。 ・請求項　４９、５０ ・引用文献等　１－４、６－８ 引用文献１は、「ｐ型層１５」を形成した後に絶縁膜や拡散源を除去し、改めてゲート絶縁膜を形成してもよいものであるから、拡散源として引用文献６（段落［００３２］－段落［００３４］）に記載されているようなＰ２Ｏ５を用いることに、当業者にとって困難性を生じない。 ・請求項　５１ ・引用文献等　１、３、５ 上述の請求項１８、１９、４７について記載したように、引用文献１においてアルミニウムをチャネルとの界面に存在させることは当業者が容易になし得たことであり、また、引用文献１はチャネルとの界面にボロンを拡散させ、「ｐ型層１５」を形成するものであるから、引用文献１において、基板と絶縁膜の界面にアルミニウムとボロンとを有する構成とすることは、当業者が容易になし得たことである。 よって、請求項１－２４、２７、２８、３１－５１に係る発明は、引用文献１に記載された発明、引用文献５、６に記載された技術及び引用文献２－４、７、８に記載された周知技術に基づいて、当業者であれば容易になし得たものであるから、依然として、特許法第２９条第２項の規定により特許を受けることができない。 ＜引用文献等一覧＞ １.特開平０４－１１８９３６号公報 ２.特開２００２－２９９４７１号公報（周知技術を示す文献） ３.特開２００５－１６６９３０号公報（周知技術を示す文献） ４.特表２００４－５１９８４２号公報（周知技術を示す文献） ５.特開２００１－０７７１１２号公報 ６.特開２００４－２１４６６２号公報 ７.特開２００６－１００３５７号公報（周知技術を示す文献；新たに引用された文献） ８.特開２００９－０４３８８０号公報（周知技術を示す文献；新たに引用された文献） ＜拒絶の理由を発見しない請求項＞ 平成２７年８月６日付け手続補正書による補正後の請求項２５、２６、２９、３０に係る発明については、現時点では、拒絶の理由を発見しない。」 ２　原査定の拒絶理由通知の概要 平成２７年４月３０日付拒絶理由通知書の概要は、次のとおりである。 「１．（進歩性）この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 記　　　（引用文献等については引用文献等一覧参照） ●理由１（進歩性）について ・請求項　１－９、２０、２１ ・引用文献等　１ ・備考 （請求項１、２０、２１について） 引用文献１（全文全図）には、「ｐ型ソース・ドレイン拡散層１６」（第１ウェル及び第２ウェルに相当）、「ｐ型層１５」（表面拡散チャネルに相当）とを有するｐチャネル型ＭＯＳトランジスタが記載されている。 引用文献１はｐチャネル型ＭＯＳトランジスタであり、その閾値が－０．８～－０．５Ｖであるから（第２頁左下欄第２行）、常時オフであるものと認められる。 引用文献１にはキャリアの移動度についての言及がないが、ＭＯＳトランジスタにおいて移動度の向上は周知の技術課題であるため、引用文献１の「ｐ型層１５」の濃度を移動度が向上するように最適化することは、当業者が容易になし得たことであり、その際に「ｐ型層１５」がない構造よりも移動度を高くすることに、当業者にとって困難性は生じない。 （請求項２について） 引用文献１は、常時オフの挙動を示すため、「ゼロ・ボルトの制御電圧が前記半導体デバイスの制御接点へ印加されたときに伝導される電流を前記半導体デバイスの定格電流の１／１００００以下」とすることに、当業者にとって困難性は生じない。 （請求項３－５について） 引用文献１の「ｐ型層１５」の基板表面濃度は５×１０１６～１×１０１８ｃｍ－３であり、拡散深さは０．０３～０．０８μｍであるため（第４頁右下欄第２行－第５行）、ドースを５×１０１１／ｃｍ２～５×１０１３／ｃｍ２の範囲とすることに、当業者にとって困難性を生じない。 （請求項６について） ＭＯＳトランジスタにおいて、ソース・ドレイン領域の濃度及び深さは、所望の特性に応じて当業者が適宜設定できる設計的事項である。 （請求項７－９について） 上述のようにキャリアの移動度を向上させることは周知の技術課題であるから、本願の請求項７－９のような移動度を有するデバイスとすることに、当業者にとって困難性は生じない。 ・請求項　１０－１７、４５、４６、４８ ・引用文献等　１－４ ・備考 （請求項１０について） 引用文献１をｎチャネル型ＭＯＳトランジスタとすることや、引用文献２（段落［００５１］）、引用文献３（段落［００４５］－段落［００７１］）、引用文献４（段落［００４０］－段落［００５８］）に記載されているようなＳｉＣ基板とすることに、当業者にとって困難性は生じない。 （請求項１１について） 引用文献４（段落［００４８］）に記載されているように、ｎ型の不純物としてリンを選択することに、当業者にとって困難性は生じない。 （請求項１２について） 引用文献１は「薄いシリコン酸化膜１３」（制御接点絶縁体に相当）を介して「ｐ型層１５」を拡散するものであるから、ｎチャネル型ＭＯＳトランジスタとした場合には「薄いシリコン酸化膜１３」にリン等のＶ族元素が含まれるものである。 （請求項１３－１５について） 引用文献３（段落［００６５］－段落［００７１］）には、ゲート絶縁膜に窒素やリンといった不純物を拡散させ、チャネルとの界面に存在させることで、界面準位密度を減少させる技術が開示されており、引用文献１に当該技術を用いることは、当業者が容易になし得たことである。 （請求項１６、１７、４５、４６、４８） 引用文献１は、「薄いシリコン酸化膜１３」（制御接点絶縁体に相当）を介してボロンを「ｐ型層１５」へと拡散させるものである。 ・請求項　１８、１９、４７ ・引用文献等　１－５ ・備考 上述のように引用文献１に引用文献３に記載された技術を適用する際に、引用文献５（段落［００７７］）に記載のＡｌを用いる、当業者にとって困難性は生じない。 ・請求項　２２－２４、２７、２８、３４、３５、３９－４１、４４ ・引用文献等　１ ・備考 （請求項２２－２４、３９－４１、４４について） 上述の各請求項についての備考も参照のこと。 引用文献１において、各構成要素の形成順は当業者が適宜選択できることであり、「第１ウェル」と「第２ウェル」を形成した後に、その間に「表面拡散チャネル」を形成することに、当業者にとって困難性は生じない。 （請求項２７、２８について） 引用文献１をｎチャネル型ＭＯＳトランジスタとすることや、その際に不純物としてリンを選択することに、当業者にとって困難性は生じない。 （請求項３４、３５について） 引用文献１には、「ｐ型層１５」を形成した後に絶縁膜を除去し、改めてゲート絶縁膜を形成してもよいことが記載されている（第４頁右下欄第６行－第１３行）。 また、ゲート絶縁膜を所定の形状とするためにエッチングすることに、当業者にとって困難性は生じない。 ・請求項　３１－３３、３６－３８、４２、４３ ・引用文献等　１、３ ・備考 （請求項３１－３３、３６－３８について） 引用文献３（段落［００６５］－段落［００７１］）には、ゲート絶縁膜に窒素やリンといった不純物を拡散させ、チャネルとの界面に存在させることで、界面準位密度を減少させる技術が開示されており、引用文献１に当該技術を用いることは、当業者が容易になし得たことである。 また、ゲート絶縁膜を所定の形状とするためにエッチングすることに、当業者にとって困難性は生じない。 （請求項４２、４３について） 引用文献１に引用文献３を適用する際に、「ｐ型層１５」の形成前にゲート絶縁膜に窒素を拡散させることに、当業者にとって困難性は生じない。 ・請求項　４９、５１ ・引用文献等　１、６ ・備考 上述の各請求項についての備考も参照のこと。 引用文献１は、「ｐ型層１５」を形成した後に絶縁膜や拡散源を除去し、改めてゲート絶縁膜を形成してもよいものであるから、拡散源として引用文献６（段落［００３２］－段落［００３４］）に記載されているようなＰ２Ｏ５を用いることに、当業者にとって困難性を生じない。 ・請求項　５０ ・引用文献等　１－４、６ ・備考 引用文献１を引用文献２（段落［００５１］）、引用文献３（段落［００４５］－段落［００７１］）、引用文献４（段落［００４０］－段落［００５８］）に記載されているようなＳｉＣ基板とすることに、当業者にとって困難性は生じない。 ＜引用文献等一覧＞ １.特開平０４－１１８９３６号公報 ２.特開２００２－２９９４７１号公報 ３.特開２００５－１６６９３０号公報 ４.特表２００４－５１９８４２号公報 ５.特開２００１－０７７１１２号公報 ６.特開２００４－２１４６６２号公報」 第３　当審拒絶理由の概要 当審拒絶理由の概要は、次のとおりである。 「平成２８年７月２９日付け手続補正書でした補正は、本件拒絶理由と同日付け補正の却下の決定により却下された（下記「付記」参照。）ので、本願の特許請求の範囲に記載された発明は、平成２７年８月６日付け手続補正書により補正された特許請求の範囲に記載されたとおりのものと認める。 １　この出願は、特許請求の範囲の記載が下記の点で、特許法第３６条第６項第１号に規定する要件を満たしていない。 記 （１）請求項４６に記載された発明は 「【請求項４６】 請求項４５に記載の半導体デバイスであって、前記半導体デバイスはｎチャンネル半導体デバイスであり、前記基板はｐ型炭化ケイ素（ＳｉＣ）基板でありある、半導体デバイス。」 であり、請求項４６に記載された発明が引用する請求項４５に記載された発明は、 「【請求項４５】 半導体デバイスであって、 第１導電型の基板と、 第２導電型であり、前記基板内に設けられる第１ウェルと、 前記第２導電型であり、前記基板内に設けられる第２ウェルと、 前記基板の前記第１ウェルと前記第２ウェルとの間の表面に設けられる制御接点絶縁体であって、少なくとも２つのＩＩＩ族元素の組み合わせが、前記制御接点絶縁体全体にわたって、前記制御接点絶縁体と前記基板との界面に加えられる、制御接点絶縁体と を含む半導体デバイス。」 であるから、請求項４６に記載された発明は、「ｎチャンネル半導体デバイス」であり、且つ、「少なくとも２つのＩＩＩ族元素の組み合わせが、前記制御接点絶縁体全体にわたって、前記制御接点絶縁体と前記基板との界面に加えられる」「半導体デバイス」であるが、このデバイスは、発明の詳細な説明に記載された如何なる発明に対応するのかわからない。 発明の詳細な説明には（なお、下線は、当審において付与した。以下、同じ。）、 「【００３８】 [0049]　ここでの説明は、表面拡散チャンネル４２を含むＳｉＣ　ＭＯＳＦＥＴ２６などのようなＭＯＳデバイスに焦点を合わせているが、この開示はそれに限定されるものではない。ここで説明した概念は、同様の高性能チャンネルを必要とするまたは同様の高性能チャンネルが望ましい他の半導体デバイスにも適用できる。更に、別の実施形態において、ＳｉＣ　ＭＯＳＦＥＴなどのようなＭＯＳデバイスは、表面拡散チャンネル４２無しで製造することができるが、２以上のＶ族元素の組み合わせ（ｎチャンネルＭＯＳデバイスに関して）または２以上のＩＩＩ族元素の組み合わせ（ｐチャンネルＭＯＳデバイスに関して）がゲート酸化膜３４に含まれる。このように構成することにより、オン状態のときにＭＯＳデバイスの電流を実質的に増加させ、従って、ＭＯＳデバイスのオン抵抗を実質的に低減させる。例えば、上記で概説したプロセスは、表面拡散チャンネル４２を形成せずに、ＰおよびＮを、ＭＯＳデバイスのゲート酸化膜３４へ加えるために使用することができる（表面拡散チャンネルの深さを約０として、上記で概説したプロセスを行う）。」 と記載されており、「ＳｉＣ　ＭＯＳＦＥＴなどのようなＭＯＳデバイスは、表面拡散チャンネル４２無しで製造することができるが、２以上のＶ族元素の組み合わせ（ｎチャンネルＭＯＳデバイスに関して）または２以上のＩＩＩ族元素の組み合わせ（ｐチャンネルＭＯＳデバイスに関して）がゲート酸化膜３４に含まれる。」ことは記載されているが、「ｎチャンネル半導体デバイス」であり、且つ、「少なくとも２つのＩＩＩ族元素の組み合わせが、前記制御接点絶縁体全体にわたって、前記制御接点絶縁体と前記基板との界面に加えられる」「半導体デバイス」については記載されていない。 したがって、請求項４６に記載された発明は、発明の詳細な説明に記載されたものであるとは言えない。 （２）請求項４９に記載された発明は、「前記ＳｉＣ基板の前記第１ウェルと前記第２ウェルとの間の表面に層を設けるステップ」と、「Ｐ２Ｏ５源からのリンを前記層へ拡散させるステップであって、少なくとも前記ＳｉＣ基板と前記層との間の界面まで、前記層へリンを拡散させるステップ」を備えているが、これらのステップが発明の詳細な説明の如何なる記載に対応するのか不明である。 即ち、発明の詳細な説明には、 「【０００６】 [0006]　高性能チャンネルを有する半導体デバイスと、その半導体デバイスを製造する方法とを開示する。好適には、半導体デバイスは金属酸化物半導体（ＭＯＳ）デバイスであり、より好適には、半導体デバイスは炭化ケイ素（ＳｉＣ）ＭＯＳデバイスである。１つの実施形態では、半導体デバイスは、第１導電型のＳｉＣ基板と、第２導電型の第１ウェルと、第２導電型の第２ウェルと、半導体デバイスの第１ウェルと第２ウェルとの間の表面に形成される第２導電型の表面拡散チャンネル（surface diffused channel）とを含む。表面拡散チャンネルの深さおよびドーピング濃度を制御して、半導体デバイスが、常時オフの挙動を持ちつつも、オン状態のときに、キャリアの移動度を、表面拡散チャンネルの無い同様の半導体デバイスよりも増加させるようにする。１つの実施形態では、半導体デバイスはｎチャンネル・デバイスであり、表面拡散チャンネルは、リン（Ｐ）をＳｉＣ基板の表面へ拡散することにより形成される。１つの好適な実施形態では、Ｐは、Ｐ２Ｏ５源から、ＳｉＣ基板の表面上に形成される絶縁層を通じてＳｉＣ基板の表面へ拡散される。」 「【００２５】 [0036]　次に、図３Ｄに示すように、酸化物層４４を通してＰがＳｉＣ基板２８の表面へ拡散され、ＳｉＣ ＭＯＳＦＥＴ２６の表面拡散チャンネル４２が形成される。なお、この実施形態ではＰがＳｉＣ基板２８の表面へ拡散されるが、この開示はそれに限定されないことに留意されたい。代替的に、幾つかの他のＶ族元素（例えば、窒素（Ｎ）やヒ素（Ａｓ））を、酸化物層４４を通してＳｉＣ基板２８へ拡散して、表面拡散チャンネル４２を形成することもできる。好適な実施形態では、図３Ｄの構造（即ち、ＳｉＣ基板２８と、ＳｉＣ基板２８上に形成された酸化物層４４）を、Ｐの豊富な環境でアニールすることにより、ＰをＳｉＣ基板２８の表面に拡散する。１つの実施形態では、Ｐの豊富な環境は、Ｐ２Ｏ５の環境である。別の実施形態では、Ｐの豊富な環境は、ＰＯＣｌ３の環境である。アニール・プロセスのパラメータ、例えば、温度や時間は、酸化物層４４の厚さ（ｔＯＸ）に従って制御されて、表面拡散チャンネル４２が望ましい深さ（即ち、厚さ）と望ましいドーピング濃度とを有するようにされる。なお、パラメータは上記のものに限定されない。表面拡散チャンネル４２の望ましい深さおよび望ましいドーピング濃度とは、表面拡散チャンネル４２が、ＳｉＣ ＭＯＳＦＥＴ２６の常時オフの挙動を維持しつつも、キャリアの移動度を大きく増加させるものである。なお、代替の実施形態では、酸化物層４４が、ＰをＳｉＣ基板２８の表面へ拡散させる前にエッチングされることもあり、ＳｉＣ基板２８のエッチングされた表面を通してＰの拡散が行われることもあり得ることに留意されたい。」 「【００２８】 [0039]　図４は、この開示の１つの実施形態に従った、表面拡散チャンネル４２を形成するためのＰ２Ｏ５アニール・プロセスを示す。示されているように、Ｐ２Ｏ５アニール・プロセスが行われるが、このプロセスは、図３Ｄの半導体ウエハ（即ち、酸化物層４４が形成されたＳｉＣ基板２８）を、ボート（boat）またはボートと同様の機構へ配して、酸化物層４４をＰ２Ｏ５ディスク４７に隣接させる。ボートは、示されるように、複数の半導体ウエハとＰ２Ｏ５ディスクとに適応するように構成される。Ｐ２Ｏ５ディスクは、典型的には、Ｐ２Ｏ５と、Ｓｉ、セリウム（Ｃｅ）、ランタン（Ｌａ）、Ａｌ、タンタル（Ｔａ）などの酸化物との複合物である。これらの材料は、加熱されると、Ｐ２Ｏ５と、周囲へ拡散する他の気体状副産物とに分解される。次に、ボートは、炉（例えば、炉配管（furnace tube））へ配置され、不活性ガス（例えばＮ２）の存在下で所定の温度で所定の時間だけ加熱される。好適には、所定の温度および所定の時間は、酸化物層４４の厚さ（ｔＯＸ）に従って選択され、Ｐ２Ｏ５アニール・プロセスの結果として生成される表面拡散チャンネル４２が望ましい深さおよび望ましいドーピング濃度を有するようにされる。言い換えると、所定の温度および所定の時間が選択され、Ｐが、酸化物層４４を通してＳｉＣ基板２８の表面に対して、望ましい深さまで望ましいドーピング濃度で、拡散される。所定の温度は、例えば、摂氏９５０度ないし摂氏１１００度の範囲およびこの範囲を含む範囲である。１つの例示的な実施形態では、酸化物層４４の厚さ（ｔＯＸ）は約５００オングストロームであり、Ｐ２Ｏ５アニール・プロセスは摂氏９５０度の温度で４時間行われ、それにより、表面拡散チャンネル４２は、図５に示すように、約４００オングストロームの深さと、１×１０１８／ｃｍ３より大きいドーピング濃度を有するものとなる。」 と記載されているように、「表面拡散チャンネル４２」を形成する際に、「Ｐ２Ｏ５」を使うことは記載されているが、「表面拡散チャンネル４２」の形成について、それ以外の工程は記載されていない。 それに対して、請求項４９に記載された発明は、「前記ＳｉＣ基板の前記第１ウェルと前記第２ウェルとの間の表面に層を設けるステップ」と、「Ｐ２Ｏ５源からのリンを前記層へ拡散させるステップであって、少なくとも前記ＳｉＣ基板と前記層との間の界面まで、前記層へリンを拡散させるステップ」を異なるステップとしており、「Ｐ２Ｏ５源からのリンを前記層へ拡散させるステップであって、少なくとも前記ＳｉＣ基板と前記層との間の界面まで、前記層へリンを拡散させるステップ」と異なる「前記ＳｉＣ基板の前記第１ウェルと前記第２ウェルとの間の表面に層を設けるステップ」が、発明の詳細の如何なる記載に対応するのかわからない。 したがって、請求項４９に記載された発明は、発明の詳細な説明に記載されたものであるとは言えない。また、請求項４９に記載された発明を引用する請求項５０に記載された発明も、発明の詳細な説明に記載されたものであるとは言えない。 ２　この出願は、特許請求の範囲の記載が下記の点で、特許法第３６条第６項第２号に規定する要件を満たしていない。 記 （１）請求項７および８には、「望ましい制御電圧の範囲内において」と記載されているが、「望ましい制御電圧の範囲内」との記載だけでは、どのような「制御電圧」の範囲であるのかわからない。 したがって、請求項７および８に記載された発明は、明確であるとは言えない。 ３　この出願の下記の請求項に係る発明は、その出願前日本国内又は外国において頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 記 引　用　文　献　等　一　覧 引用文献１　特開平１１－２６１０６１号公報 引用文献２　国際公開第２００５／０８３７９６号 引用文献３　国際公開第２００３／０２８１１０号 引用文献４　特開２００２－２２２９４３号公報 引用文献５　特開２００５－１６６９３０号公報 引用文献６　特開平４－１１８９３６号公報 引用文献７　特開昭６２－９３９２７号公報 ・請求項１ ・引用例　１，２ ・備考 請求項１に記載された発明と引用例１図７及び図８に記載された発明（以下、「引用例１発明」という。）とは、以下の点で相違し、その余の点で一致する。 ［相違点１］ 請求項１に記載された発明は、「１０００オングストローム未満の深さまで延びる表面拡散チャンネル」であるのに対して、引用例１発明の対応する構成である「チャネル層１０２」は深さについて具体的に記載されていない点。 ［相違点２］ 請求項１に記載された発明は、「前記表面拡散チャンネルの深さおよびドーピング濃度は、」「前記半導体デバイスが常時オフの挙動を示すようにさせる深さおよびドーピング濃度である」のに対して、引用例１発明はこのことが明示されていない点。 以下、各相違点について検討する。 ［相違点１］について 引用例２に「また、ｎ型蓄積層１６は、ｎ－型ＳｉＣ半導体エピタキシャル層１２の表面から０．０５～０．１ｎｍの深さを有している。」（第６頁１４乃至１５行）と記載されているように、「ｎ－型ＳｉＣ半導体エピタキシャル層１２」（請求項１に記載された発明の「表面拡散チャンネル」に対応する。）の深さを５００～１０００オングストロームにすることは公知の技術である。 引用例１発明において、ＭＯＳＦＥＴの特性を所望のものとするために該公知技術のように、「チャネル層１０２」の深さを１０００オングストローム未満とすることは、当業者が容易に想起する事項である。 ［相違点２］について 引用例２には、ｎ型蓄積層１６を有したとしても、「閾値電圧は正の値であり、パワースイッチング素子に要求されるノーマリオフ型を示している。」（第７頁１９乃至２０行）と記載されているように、ＭＯＳＦＥＴにおいて表面拡散チャンネルの深さおよびドーピング濃度をノーマリオフ型（請求項１に記載された発明の「常時オフの挙動を示す」ことに対応する。）とすることは適宜行われている公知技術であり、引用例１発明において、常時オフの挙動を示すようにすることは、当業者が必要に応じ適宜為し得た事項である。 ・請求項２ ・引用例　１，２ ・備考 引用例１発明において、常時オフの挙動を示すようにした際に、「ゼロ・ボルトの制御電圧が前記半導体デバイスの制御接点へ印加されたときに伝導される電流を前記半導体デバイスの定格電流の１／１００００以下とすること」は、当業者が適宜為し得た事項である。 ・請求項３ないし５ ・引用例　１，２ ・備考 表面拡散チャンネルのドースの範囲や、深さ、および、ドーピング濃度をどのようにするかは、表面拡散チャネルを備えたＭＯＳＦＴの特性によって決まるものであると認められる。 そして、引用例１発明において、「前記表面拡散チャンネルの深さおよびドーピング濃度は、前記半導体デバイスのキャリアの移動度を、前記表面拡散チャンネルの無い半導体デバイスよりも増加させ、かつ前記半導体デバイスが常時オフの挙動を示すように」した際に、「表面拡散チャンネル」のドースの範囲を「５×１０１１／ｃｍ２ないし５×１０１３／ｃｍ２の範囲およびこの範囲を含む範囲」とし、深さを「５００オングストローム以下」とし、また、ドーピング濃度を「少なくとも５×１０１７／ｃｍ３」とすることは、ＭＯＳＦＥＴの特性にあわせて当業者が適宜為し得たものである。 ・請求項６ ・引用例　１，２ ・備考 ＭＯＳＦＥＴにおいて、ソース・ドレイン領域の深さ、および、ドーピング濃度をどのようにするかは、ＭＯＳＦＥＴの特性によって決まるものであるから、深さを「２０００オングストロームないし３０００オングストロームの範囲およびこの範囲を含む範囲」とし、ドーピング濃度を「１×１０１９／ｃｍ３ないし１×１０２１／ｃｍ３の範囲およびこの範囲を含む範囲」とすることは、ＭＯＳＦＥＴの特性にあわせて当業者が適宜為し得たものである。 ・請求項７ないし９ ・引用例　１－３ ・備考 引用例３ＦＩＧ．６に示されているように、炭化珪素を用いたＦＥＴにおいてキャリアの移動度を５０ｃｍ２／Ｖｓより大きくすること、また、引用例３ＦＩＧ．２に示されているように、半導体デバイスへ印可する制御電圧を２ボルトないし６ボルトとすることは、適宜行われている公知技術である。。 引用例１発明において、制御電圧を２ボルトないし６ボルトとし、また、キャリアの移動度を少なくとも５０ｃｍ２／Ｖｓとすることは、当業者が適宜為し得た事項であると認められる。 また、引用例１に「キャリア移動度を向上させることができる。」（【００５６】）と記載されているように、引用例１発明はキャリア移動度を向上させるものであるから、従来のＭＯＳＦＥＥＴと比べ、キャリアの移動度を１０パーセント高くすることは、当業者が適宜為し得たものであると認められる。 ・請求項１０ ・引用例　１，２ ・備考 引用例１発明の基板は「本発明は、炭化珪素半導体装置及びその製造方法に関し、特に絶縁ゲート型電界効果トランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦＥＴに関するものである。」（【０００１】）や「ｐ型半導体基板１０１」（【００５６】）と記載されているように「ｐ型ＳｉＣ基板」であると認められる。 また、引用例１に「ｎ型不純物（例えば、Ｎ+ 等）をイオン注入して、チャネル層１０２を形成する。」（【００５９】）と記載されているように、引用例１発明は、「ｎチャンネル半導体デバイス」であり、また、「前記ｐ型ＳｉＣ基板の前記領域をｐ型からｎ型へとカウンタ・ドープするようにＶ族元素が拡散されている」と認められる。 ・請求項１１ ・引用例　１，２，４ ・備考 ｐ型からｎ型へとカウンタ・ドープするためのＶ族元素として窒素、リン、砒素などを用いることは、引用例４（【００２４】）に記載されているように公知の技術であるから、引用例１発明のＮ+ （窒素）に換えて、リンを用いるようにすることは、当業者が適宜為し得る事項である。 ・請求項１２ないし１５ ・引用例　１，２，４，５ ・備考 引用例５図４に示されているようにゲート絶縁膜（請求項１２に記載された発明の「制御接点絶縁体」に相当する。）の特性を向上するために、ゲート絶縁膜にＶ族元素を加えること（【００６５】乃至【００７１】）は適宜行われている公知技術である。 引用例１発明のゲート絶縁膜の特性を向上するために、該公知技術を採用するとは当業者が適宜為し得た事項である。 その際に、導入するＶ族元素をリン以外の１以上のＶ族元素とすることや、リンを含む２以上のＶ族元素とすることや、窒素を含む１以上のＶ族元素とすることは、当業者が適宜選択する事項である。 ・請求項１６ないし１９ ・引用例　１，２，５ ・備考 引用例１発明は、ｎチャンネル半導体デバイスであるが、これをｐチャンネルの半導体デバイスとすることは、当業者が適宜為し得る事項である。 その際に、基板をｐ型ＳｉＣ基板から、ｎ型ＳｉＣ基板とし、ｎ型からｐ型へカウンタ・ドープするためにＩＩＩ族元素をもちいるようにすることは、当業者が容易に想起する事項である。 また、「制御接点絶縁体」にＩＩＩ族元素を加えることは、引用例５の記載から、当業者が適宜為し得たものである。その際に、ＩＩＩ族元素として、「表面拡散チャンネル」を形成するためにもちいられたＩＩＩ族元素をもちいるのか、他のＩＩＩ族元素をもちいるのかは、当業者が適宜選択する事項である。 ・請求項２０ ・引用例　１，２ ・備考 引用例１発明はＭＯＳＦＥＴである（【００５６】）。 ・請求項２１ ・引用例　１，２ ・備考 引用例１に「ゲート酸化膜１０５、ゲート電極１０６を順に形成し、」（【００６２】）と記載されているように、引用例１発明も、請求項２１に記載された「制御接点絶縁体」を備えていると認められる。 ・請求項２２ ・引用例　１，２ ・備考 請求項２２に記載された発明と引用例１発明とは、以下の点で相違し、その余の点で一致する。 ［相違点１］ 請求項１に記載された発明は、「前記ＳｉＣ基板の表面内へと１０００オングストローム未満の深さまで所定のドーパントを拡散するステップであって、前記所定のドーパントは前記ＳｉＣ基板の前記第１ウェルと前記第２ウェルとの間に前記第２導電型の表面拡散チャンネルを形成し、前記表面拡散チャンネルの深さおよびドーピング濃度は、前記半導体デバイスのキャリアの移動度を、前記表面拡散チャンネルの無い半導体デバイスよりも増加させ、かつ前記半導体デバイスが常時オフの挙動を示すようにさせる深さおよびドーピング濃度である、ステップ」を有しているのに対して、引用例１発明の「ｎ型不純物をイオン注入して、チャネル層１０２を形成する」工程は、「前記ＳｉＣ基板の表面内へと１０００オングストローム未満の深さまで所定のドーパントを拡散」しているのか不明であるとともに、「前記表面拡散チャンネルの深さおよびドーピング濃度」が「前記半導体デバイスが常時オフの挙動を示すようにさせる深さおよびドーピング濃度である」のか不明である点。 以下、相違点について検討する。 ［相違点１］について 引用例２に記載されているように、導入するドーパントの深さを５００～１０００オングストロームにすることは公知の技術であるから、引用例１発明において、ＭＯＳＦＥＴの特性を所望のものとするために該公知技術のように、ドーパントを１０００オングストローム未満の深さまで拡散することは、当業者が容易に想起する事項である。 また、引用例２に記載されているように、ＭＯＳＦＥＴにおいてノーマリオフ型（請求項２１に記載された発明の「常時オフの挙動を示す」ことに対応する。）とすることは適宜行われている公知技術であるから、ＭＯＳＦＥＴの特性として常時オフの挙動を示すように、表面拡散チャンネルの深さおよびドーピング濃度とすることは、当業者が適宜為し得る事項である。 ・請求項２３ ・引用例　１，２ ・備考 引用例１発明において、常時オフの挙動を示すようにした際に、「ゼロ・ボルトの制御電圧が前記半導体デバイスの制御接点へ印加されたときに伝導される電流を前記半導体デバイスの定格電流の１／１００００以下とすること」は、当業者が適宜為し得た事項である。 ・請求項２４ないし３０ ・引用例　１，２，４，６，７ ・備考 引用例６第１図（ｂ）には、シリコン酸化膜１３（請求項２４に記載された「絶縁層」に対応する。）を通してボロン（請求項２４に記載された「ドーパント」に対応する。）を拡散することが示されており、また、引用例７には、Ｐ２Ｏ５が豊富な環境下で酸化膜を介して基板にリンをドープすることが記載されている(第２頁右下欄３行乃至３頁左下欄１３行)ように、絶縁膜を介して、基板内にドーパントを拡散することは、公知の技術である。 そうすると、引用例１発明において該公知技術を採用し「前記ＳｉＣ基板上の前記第１ウェルと前記第２ウェルとの間に絶縁層を設けるステップを更に備え、前記ＳｉＣ基板の表面内へと所定のドーパントを拡散する前記ステップは、前記表面拡散チャンネルを形成するために前記絶縁層を通して前記ＳｉＣ基板の表面内へと前記所定のドーパントを拡散するステップを含む、」ようにすることは、当業者が適宜為し得る事項である。 さらに、引用例６に記載されているように、基板にドーパントをドープした後に、基板を熱処理しドーパントを拡散させること（第３頁左下欄１２行乃至右下欄７行）は公知の技術であるから、引用例１発明において該公知技術を採用することは、当業者が適宜為し得る事項である。また、その際、更なる基板へのドープを防ぐ等を目的とし、ドーパントが豊富な環境から取り出した後に、熱処理を行うことも、当業者が適宜為し得たことである。 加えて、ドーピングの際に、Ｖ族元素として窒素、リン、砒素などを用いることは、引用例４（【００２４】）に記載されているように公知の技術であるから、引用例１発明のＮ+ （窒素）に換えて、リンを用いるようにすることは、当業者が適宜為し得る事項である。 ・請求項３１ないし３３ ・引用例　１，２，４－７ ・備考 引用例５図４に示されているようにゲート絶縁膜（請求項３１に記載された発明の「制御接点絶縁体」に相当する。）の特性を向上するために、ゲート絶縁膜に窒素が豊富な環境下で温度を加え（アニール）、ゲート絶縁膜に窒素を拡散すること（【００６５】乃至【００７１】）は適宜行われている公知技術である。 引用例１発明のゲート絶縁膜の特性を向上するために、該公知技術を採用するとは当業者が適宜為し得た事項である。 加えて、ドーピングの際に、Ｖ族元素として窒素、リン、砒素などを用いることは、引用例４（【００２４】）に記載されているように公知の技術であるから、「表面拡散チャンネル」を形成する際に、引用例１発明のＮ+ （窒素）に換えて、リンを用いるようにすることは、当業者が適宜為し得る事項である。 ・請求項３４ないし３８ ・引用例　１，２，４－７ ・備考 引用例６に酸化膜を介してドーピングを行った後に、酸化膜を除去し、再度酸化膜を形成すること（第４頁右下欄６行乃至１３行）が記載されているように、絶縁層を通して基板内にドーパントを拡散した後に、絶縁層を取り除き、基板の表面に新たな絶縁層を設けることは公知の技術である。 引用例１発明において、該公知技術を採用することは、当業者が適宜為し得る事項である。 ・請求項３９ないし４１ ・引用例　１，２ ・備考 表面拡散チャンネルのドースの範囲や、深さ、および、ドーピング濃度をどのようにするかは、表面拡散チャネルを備えたＭＯＳＦＴの特性によって決まるものであると認められる。 そして、引用例１発明において、「前記表面拡散チャンネルの深さおよびドーピング濃度は、前記半導体デバイスのキャリアの移動度を、前記表面拡散チャンネルの無い半導体デバイスよりも増加させ、かつ前記半導体デバイスが常時オフの挙動を示すように」した際に、「表面拡散チャンネル」のドースの範囲を「５×１０１１／ｃｍ２ないし５×１０１３／ｃｍ２の範囲およびこの範囲を含む範囲」とし、深さを「５００オングストローム以下」とし、また、ドーピング濃度を「少なくとも５×１０１７／ｃｍ３」とすることは、ＭＯＳＦＥＴの特性にあわせて当業者が適宜為し得たものである。 ・請求項４２ないし４３ ・引用例　１，２，４－７ ・備考 引用例５図４に示されているようにゲート絶縁膜（請求項４２に記載された発明の「制御接点絶縁体」に相当する。）の特性を向上するために、ゲート絶縁膜に窒素が豊富な環境下で温度を加え（アニール）、ゲート絶縁膜に窒素を拡散すること（【００６５】乃至【００７１】）は公知技術である。 引用例１発明のゲート絶縁膜の特性を向上するために、該公知技術を採用するとは当業者が適宜為し得た事項である。 その際に、ＳｉＣ基板の表面へリンを拡散させる前に、ゲート絶縁膜に窒素を拡散することを行うことは、当業者が適宜為し得たことである。 ・請求項４４ ・引用例　１，２ ・備考 引用例１発明はＭＯＳＦＥＴである（【００５６】）。 ・請求項４５，４７ ・引用例　１，５，６ ・備考 請求項４５に記載された発明と引用例１発明とは、以下の点で相違し、その余の点で一致する。 ［相違点１］ 請求項４５に記載された発明は「前記基板の前記第１ウェルと前記第２ウェルとの間の表面に設けられる制御接点絶縁体であって、少なくとも２つのＩＩＩ族元素の組み合わせが、前記制御接点絶縁体全体にわたって、前記制御接点絶縁体と前記基板との界面に加えられる、制御接点絶縁体」を有しているのに対して、引用例１発明の「ゲート電極１０６」（請求項４５に記載された発明の「制御接点絶縁体」に相当する。）は、そのようになっていない点。 以下、相違点について検討する。 ［相違点１］について 引用例１発明はｎチャンネルの半導体デバイスであるが、これをｐチャンネルの半導体デバイスとして構成することは、当業者が適宜為し得る事項である。その際に、Ｖ族元素に換えて、ボロン等のＩＩＩ族元素を加えるようにすることは、引用例６に記載されているように、当業者が容易に想起する事項である。 また、引用例５図４に示されているようにｎチャンネルの半導体デバイスにおいて、ゲート絶縁膜（請求項４５に記載された発明の「制御接点絶縁体」に相当する。）の特性を向上するために、ゲート絶縁膜にＶ族元素を加えること（【００６５】乃至【００７１】）は適宜行われている公知技術である。 そして、引用例１発明をｐチャンネルの半導体デバイスとし、引用例５記載の公知技術を適用した際に、ゲート絶縁膜の特性を向上するために、ゲート絶縁膜ＩＩＩ族元素を加えることは、当業者が適宜為し得た事項である。 その際に、導入するＩＩＩ族元素を少なくとも２つのＩＩＩ族元素とすることは、当業者が適宜選択する事項である。 ・請求項４８ ・引用例　１，５ ・備考 引用例１発明はＭＯＳＦＥＴである（【００５６】）。 ・請求項４９ ・引用例　１，５ ・備考 請求項４９に記載された発明と引用例１発明とは、以下の点で相違し、その余の点で一致する。 ［相違点１］ 請求項４９に記載された発明は「Ｐ２Ｏ５源からのリンを前記層へ拡散させるステップであって、少なくとも前記ＳｉＣ基板と前記層との間の界面まで、前記層へリンを拡散させるステップ」を有しているのに対して、引用例１発明は、そのようになっていない点。 以下、相違点について検討する。 ［相違点１］について 引用例７に記載(第２頁右下欄３行乃至３頁左下欄１３行)されているように、Ｐ２Ｏ５源からのリンを基板に拡散させることは、公知の技術である。 そして、引用例１発明のＶ族元素の基板への拡散方法として、上記公知技術を採用することに各別の困難性は認められない。 ・請求項５０ ・引用例　１，５ ・備考 引用例１発明はＭＯＳＦＥＴである（【００５６】）。 ・請求項５１ ・引用例　１，５ ・備考 請求項５１に記載された発明と引用例１発明とは、以下の点で相違し、その余の点で一致する。 ［相違点１］ 請求項５１に記載された発明は、「前記基板の第１のウェルと第２のウェルとの間の表面に設けられる制御接点絶縁体であって、少なくとも２つのＶ属元素の組み合わせが、前記制御接点絶縁体全体にわたって、前記制御接点絶縁体」「に加えられる、制御接点絶縁体」を有しているのに対して、引用例１発明の「ゲート電極１０６」（請求項５１に記載された発明の「制御接点絶縁体」に相当する。）は、そのようになっていない点。 以下、相違点について検討する。 ［相違点１］について 引用例５図４に示されているようにゲート絶縁膜（請求項５１に記載された発明の「制御接点絶縁体」に相当する。）の特性を向上するために、ゲート絶縁膜にＶ族元素を加えること（【００６５】乃至【００７１】）は適宜行われている公知技術である。 引用例１発明のゲート絶縁膜の特性を向上するために、該公知技術を採用するとは当業者が適宜為し得た事項である。 その際に、導入するＶ族元素を少なくとも２つのＶ族元素とすることは、当業者が適宜選択する事項である。」 第４　本願発明 本願請求項１－２０に係る発明（以下、それぞれ「本願発明１」－「本願発明２０」という。）は、本手続補正で補正された特許請求の範囲の請求項１－２０に記載された事項により特定される発明であり、本願発明１－２０は以下のとおりの発明である。 「【請求項１】 第１導電型の炭化ケイ素（ＳｉＣ）基板に半導体デバイスを作る方法であって、 第２導電型である第１ウェルを前記ＳｉＣ基板内に設けるステップと、 前記第２導電型である第２ウェルを前記ＳｉＣ基板内に設けるステップと、 前記ＳｉＣ基板上の第１ウェルと第２ウェルとの間に、所定の厚さの絶縁層を設けるステップと、 表面拡散チャネルを形成するために、前記絶縁層を通じて前記ＳｉＣ基板の表面内へと１０００オングストローム未満の深さまで所定のドーパントを拡散するステップであって、前記所定のドーパントが前記絶縁層を通じて前記ＳｉＣ基板の表面に拡散されるときに、前記所定のドーパントは前記ＳｉＣ基板の前記第１ウェルと前記第２ウェルとの間に前記第２導電型の前記表面拡散チャンネルを形成し、前記表面拡散チャンネルを形成するために前記絶縁層を通して前記ＳｉＣ基板の表面内へと前記所定のドーパントを拡散する前記ステップは、前記所定のドーパントが豊富な環境において、第１の所定の温度で、第１の所定の時間の間、前記ＳｉＣ基板上に形成された前記絶縁層を含む前記ＳｉＣ基板に対してアニールを行うステップを含み、 前記第１の所定の温度および前記第１の所定の時間は、前記絶縁層の所定の厚さに従って制御されて、前記所定のドーパントが前記ＳｉＣ基板の表面内へ望ましい深さおよび望ましいドーピング濃度で拡散するようにされ、前記望ましい深さおよび前記望ましいドーピング濃度は、前記半導体デバイスが、常時オフの挙動を維持しつつも、前記表面拡散チャンネルの無い半導体デバイスよりもキャリアの移動度を増加させる、ステップと、 を含む、方法。 【請求項２】 請求項１に記載の方法であって、ゼロ・ボルトの制御電圧が前記半導体デバイスの制御接点へ印加されたときに伝導される電流を前記半導体デバイスの定格電流の１／１００００以下とすることにより、前記半導体デバイスが常時オフの挙動を示す、方法。 【請求項３】 請求項１に記載の方法であって、前記表面拡散チャンネルを形成するために前記絶縁層を通して前記ＳｉＣ基板の表面内へと前記所定のドーパントを拡散する前記ステップは、 前記ＳｉＣ基板上に形成された前記絶縁層を含む前記ＳｉＣ基板を、前記所定のドーパントが豊富な前記環境から取り出すステップと、 前記第１の所定の温度よりも高い第２の所定の温度で、第２の所定の時間の間、前記ＳｉＣ基板上に形成された前記絶縁層を含む前記ＳｉＣ基板に対してアニールを行うステップと をさらに備える、方法。 【請求項４】 請求項１に記載の方法であって、前記半導体デバイスはｎチャンネル半導体デバイスであり、前記表面拡散チャンネルを形成するために前記ＳｉＣ基板の表面内へと拡散される前記所定のドーパントはＶ族元素である、方法。 【請求項５】 請求項１に記載の方法であって、前記所定のドーパントはリンである、方法。 【請求項６】 請求項５に記載の方法であって、前記表面拡散チャンネルを形成するために前記絶縁層を通して前記ＳｉＣ基板の表面内へと前記所定のドーパントを拡散する前記ステップは、リンが豊富な環境で、前記ＳｉＣ基板上に形成された前記絶縁層を含む前記ＳｉＣ基板に対してアニールを行うステップを含む、方法。 【請求項７】 請求項６に記載の方法であって、前記リンが豊富な環境はＰ２Ｏ５環境である、方法。 【請求項８】 請求項４に記載の方法であって、 第２のＶ族元素を前記絶縁層ヘ加えるステップと、 前記ＳｉＣ基板の前記第１ウェルと前記第２ウェルとの間の表面に制御接点絶縁体を形成するように、前記絶縁層に対してエッチングを行うステップと を更に含む方法。 【請求項９】 請求項８に記載の方法であって、前記表面拡散チャンネルを形成するために前記ＳｉＣ基板の表面内へと拡散される前記所定のドーパントはリンであり、前記第２のＶ族元素はリン以外のＶ族元素である、方法。 【請求項１０】 請求項９に記載の方法であって、前記第２のＶ族元素は窒素であり、第２のＶ族元素を前記絶縁層ヘ加える前記ステップは、前記ＳｉＣ基板の表面に形成された前記絶縁層を含む前記ＳｉＣ基板に対して、窒素の豊富な環境でアニールを行うステップを含む、方法。 【請求項１１】 請求項４に記載の方法であって、 前記表面拡散チャンネルを形成するために前記絶縁層を通して前記ＳｉＣ基板の表面内へと前記所定のドーパントを拡散した後に、前記絶縁層を取り除くステップと、 前記ＳｉＣ基板の表面に新たな絶縁層を設けるステップと、 前記ＳｉＣ基板の前記第１ウェルと前記第２ウェルとの間の表面に制御接点絶縁体を形成するように、前記新たな絶縁層に対してエッチングを行うステップとを含む、方法。 【請求項１２】 請求項１１に記載の方法であって、前記所定のドーパントはリンである、方法。 【請求項１３】 請求項４に記載の方法であって、 前記表面拡散チャンネルを形成するために前記絶縁層を通して前記ＳｉＣ基板の表面内へと前記所定のドーパントを拡散した後に、前記絶縁層を取り除くステップと、 前記ＳｉＣ基板の表面に新たな絶縁層を設けるステップと、 前記新たな絶縁層へ第２のＶ族元素を加えるステップと、 前記ＳｉＣ基板の前記第１ウェルと前記第２ウェルとの間の表面に制御接点絶縁体を形成するように、前記新たな絶縁層に対してエッチングを行うステップと を更に含む方法。 【請求項１４】 請求項１３に記載の方法であって、前記表面拡散チャンネルを形成するために前記ＳｉＣ基板の表面内へと拡散される前記所定のドーパントはリンであり、前記第２のＶ族元素はリン以外のＶ族元素である、方法。 【請求項１５】 請求項１４に記載の方法であって、前記第２のＶ族元素は窒素であり、前記新たな絶縁層へ第２のＶ族元素を加える前記ステップは、前記ＳｉＣ基板の表面に形成された前記新たな絶縁層を含む前記ＳｉＣ基板に対して、窒素の豊富な環境でアニールを行うステップを含む、方法。 【請求項１６】 請求項１に記載の方法であって、前記表面拡散チャンネルのドースは５×１０１１／ｃｍ２ないし５×１０１３／ｃｍ２の範囲およびこの範囲を含む範囲である、方法。 【請求項１７】 請求項１に記載の方法であって、前記表面拡散チャンネルのドーピング濃度は少なくとも５×１０１７／ｃｍ３である、方法。 【請求項１８】 請求項１に記載の方法であって、前記半導体デバイスはｎチャンネル半導体デバイスであり、前記ＳｉＣ基板の表面内へ拡散される前記所定のドーパントはリンであり、 前記絶縁層の下の前記ＳｉＣ基板の前記第１ウェルと前記第２ウェルとの間に前記表面拡散チャンネルを形成するために前記絶縁層を通して前記ＳｉＣ基板の表面内へ前記リンを拡散させる前に、リン以外の第２のＶ族元素を前記絶縁層へ加えるステップ を更に含む方法。 【請求項１９】 請求項１８に記載の方法であって、前記第２のＶ族元素は窒素である、方法。 【請求項２０】 請求項１に記載の方法であって、前記半導体デバイスは金属酸化物半導体（ＭＯＳ）デバイスである、方法。」 第５　引用例、引用発明等 １　引用例１（当審拒絶理由において引用例６として引用された文献）について 原査定の拒絶の理由および当審拒絶理由の拒絶の理由に引用された特開平０４－１１８９３６号公報(以下、「引用例１」という。）には、図面とともに次の事項が記載されている。 （１）「（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明する。 第１図（ａ）乃至（ｄ）は、ｎ型シリコン基板上にｐチャネル型ＭＯＳトランジスタを製造する場合の工程を示している。 即ち、まず、第１図（ａ）に示すように、ｎ型シリコン基板１１の表面に素子間分離用のフィールド絶縁膜１２を選択酸化法により形成し、素子形成予定領域上に例えば１０ｎｍ以下の薄いシリコン酸化膜（ゲート酸化膜）１３を形成する。これまでの工程は従来と同様である。 次に、ＭＯＳトランジスタの閾値を制御するために、第１図（ｂ）に示すように、基板上の全面に多結晶シリコン膜１４を４００ｎｍ程度堆積し、この多結晶シリコン膜１４に対して、ｐ型不純物、例えばボロンのイオン注入を加速電圧４０ＫｅＶ、ドーズ量５×１０１５ｃｍ－２で行う。引き続き、１０％の水素を含む窒素雰囲気中で９００℃、３０分の熱処理を行うことにより、上記多結晶シリコン膜１４から基板表面にボロンを拡散させてｐ型層１５を形成する。ここで雰囲気ガスに水素を添加する利点は、上記のように９００℃の熱処理を行う場合、窒素のみの雰囲気と比べて水素を含む窒素雰囲気では、ボロンのシリコン酸化膜１３中における拡散速度が約１０００倍に増加するが、シリコン基板１１中における拡散速度はそれ程大きくは変化しないということである。この性質を利用することにより、シリコン基板１１中には浅いｐ型層１５を形成することができる。すなわち、温度を上げずに、又は拡散時間を長くせずに、ボロンが添加された多結晶シリコン膜１４からシリコン酸化膜１３を通してシリコン基板１１にボロンを効率良く輸送でき、基板表面のボロン濃度を上げることができ、結果としてシリコン基板表面に形成されるｐ型層１５の拡散深さを浅くかつ高濃度にすることができる。また、シリコン基板１１の表面に多結晶シリコン膜１４からボロンを拡散させる際には、水素の代わりに水を含む窒素雰囲気中で熱処理を行っても同様の効果を得ることができる。なお、この状態では、上記多結晶シリコン膜１４はボロンによりｐ型になっている。 引き続き、第１図（ｃ）に示すように、ｎ型不純物、例えばリンを含む雰囲気中で９００℃、６０分の熱拡散を行うことにより、上記多結晶シリコン膜１４をｎ型に変化させてゲート電極材１４′とする。なお、この場合、リンはボロンと比べて、シリコン酸化膜１３中での拡散がはるかに遅いので、基板へのリン拡散は殆んど生じない。 次に、第１図（ｄ）に示すように、上記ゲート電極材（ｎ型の多結晶シリコン膜）１４′を所定の形状にパターニングしてＭＯＳトランジスタのゲート電極１４″を形成した後、ｐ型不純物、例えばボロンのイオン注入を加速電圧３５ＫｅＶ、ドーズ量１×１０１５ｃｍ－２で行うことにより、基板表面にＭＯＳトランジスタのｐ型ソース・ドレイン拡散層１６を形成する。この場合、ボロンはｎ型のゲート電極１４″中にも注入されるが、前記したリンの拡散により多結晶シリコン膜１４′中のｎ型不純物濃度は十分高くなっているので、上記ボロンが注入されてもゲート電極１４″のｎ型導電性は保証される。」（第３頁左下欄６行～第４頁右上欄７行） （２）したがって、上記引用例１には次の発明（以下、「引用例１発明」という。）が記載されていると認められる。 「ｎ型シリコン基板上にｐチャネル型ＭＯＳトランジスタを製造する工程であって、 ｎ型シリコン基板１１の表面に素子間分離用のフィールド絶縁膜１２を選択酸化法により形成し、 素子形成予定領域上に薄いシリコン酸化膜（ゲート酸化膜）１３を形成し、 ＭＯＳトランジスタの閾値を制御するために、基板上の全面に多結晶シリコン膜１４を４００ｎｍ程度堆積し、この多結晶シリコン膜１４に対して、ｐ型不純物のイオン注入を行い、 １０％の水素を含む窒素雰囲気中で９００℃、３０分の熱処理を行うことにより、上記多結晶シリコン膜１４から基板表面にボロンを拡散させてｐ型層１５を形成し、 ｎ型不純物を含む雰囲気中で９００℃、６０分の熱拡散を行うことにより、上記多結晶シリコン膜１４をｎ型に変化させてゲート電極材１４′とし、 上記ゲート電極材（ｎ型の多結晶シリコン膜）１４′を所定の形状にパターニングしてＭＯＳトランジスタのゲート電極１４″を形成し、 ｐ型不純物のイオン注入を行うことにより、基板表面にＭＯＳトランジスタのｐ型ソース・ドレイン拡散層１６を形成すること、 を含む、工程。」 ２　引用例２について 原査定の拒絶の理由に引用された特開２００２－２９９４７１号公報(以下、「引用例２」という。）には、図面とともに次の事項が記載されている。 （１）「【００２５】 【発明の実施の形態】以下に、この発明の実施例を図面に基づいて説明する。本実施例ではＰ型半導体基板上に相補型トランジスタを形成した場合を説明しているが、Ｎ型半導体基板上にも本発明を適用できる。 【００２６】図1に示すように、Ｐ型半導体基板１表面付近にリンイオンを注入し、１０００～１１７５℃で３～２０時間アニールして、リンイオンを拡散、再分布させ、不純物濃度１Ｅ１６ｃｍ-3程度のＮ型ウェル4を形成する。引き続き、パターンニングされた領域にＢ+イオンを打ち込み、いわゆるＬＯＣＯＳ法によって、チャネルストッパーとフィールド絶縁物３を形成する（図１（ａ））。その後、所望のチャネル領域へのしきい値電圧制御用の砒素イオン注入と、熱酸化法による厚さ１０～３０ｎｍのゲート絶縁膜（酸化珪素）２形成を行う。 【００２７】その後ゲート絶縁膜２に対して窒化処理を行う。この工程によりゲート絶縁膜界面の界面順位、トラップ、結晶の未結合手を窒素が埋め、多結晶シリコンゲート電極に含まれるボロンがゲート酸化膜のほうに拡散していくのを防ぐと共にホットエレクトロン耐性等ゲート絶縁膜の信頼性を向上させる。通常この工程は非常に高温であり、ランプアニール等によるＲＴＡ（Ｒａｐｉｄ－Ｔｈｅｒｍａｌ－Ａｎｎｅａｌｉｎｇ）により行われ、例えばＮ2Ｏ雰囲気下で８００～１１２５℃ １５～１２０秒の処理、あるいはＮＨ3雰囲気下で８００～１１００℃５～９０秒の処理に続き、Ｏ２雰囲気下で８００～１１２５℃ １５～１２０秒の処理をする。この窒化処理中に、酸素の存在によりシリコン半導体基板ウェハに歪みが生じ、特に１０００℃より高い温度での処理でより顕著となる。そこで本発明の製造方法では、その後、熱酸化炉により不活性ガス雰囲気下、例えば窒素雰囲気下で９２５～１０２５℃ １０～３０分、もしくはアルゴン雰囲気下で９２５～１０２５℃ １０～３０分のアニールを行う。この不活性ガスアニールによりシリコン半導体基板ウェハの歪を解消することになる（図１（ｂ））。 【００２８】次に減圧ＣＶＤ法等による厚さ２０００～５０００Åの多結晶シリコン膜５を形成する（図１（ｃ））。次に多結晶シリコン膜５にＰ型のイオンを導入するが、本発明ではその導入方法について３つの導入方法がある。 【００２９】一つ目の導入方法は、多結晶シリコン膜５を形成した後、イオン注入によりＢあるいはＢＦ2を１×１０19ａｔｏｍｓ／ｃｍ3以上の濃度で打ち込む。これにより多結晶シリコン膜5はＰ型になる。 【００３０】2つ目の導入方法は、多結晶シリコン膜5を減圧ＣＶＤ法で形成するとき、Ｐ型のイオンを含むガス中で行うことで、膜形成と同時に多結晶シリコン膜がＰ型になる。 【００３１】3つ目の導入方法は、多結晶シリコン膜5を形成した後、ボロンのイオンを高濃度に含んだガラス層を減圧ＣＶＤ法等で形成し、その後アニールを加えることで多結晶シリコン膜5中にボロンを拡散させる。その後、ガラス層を剥離することでＰ型の多結晶シリコン膜が形成される。 【００３２】Ｐ型多結晶シリコン膜5が形成された後、Ｐ型多結晶シリコン膜５上へ、スパッタ法等により厚さ５００～２５００Å程度の金属シリサイド膜７を形成し、さらに金属シリサイド膜７上に減圧ＣＶＤ法等によって厚さ１０００～３０００Å程度の酸化膜８を形成し、これらをパターニングしてＰ型多結晶シリコンゲート電極６を形成する。 【００３３】ここでＰ型多結晶シリコンゲート電極６の厚さについて考えると、同じイオン注入濃度に対しては薄いほうがシート抵抗が小さくなり有利であるが、Ｐ型のイオン注入で使われるボロンは酸化膜を突き抜けやすい。そのため、Ｐ型多結晶シリコンゲート電極６にイオン注入されたボロンはゲート絶縁膜２を突き抜けてトランジスタのチャネル領域に染み出し、トランジスタの特性ばらつき要因となる。このためイオン注入濃度を減らしてボロンのチャネル領域への染み出しを防ぐ方法があるが、本発明では多結晶シリコンゲート電極の膜厚を２０００Å以上にすることでイオン注入時にボロンが多結晶シリコンゲート電極６を突き抜けてトランジスタのチャネル領域に染み出すのを防ぐ。２０００Å以下ではイオン注入時のエネルギーでボロンが多結晶シリコンゲート電極６を突き抜け、その後のプロセス中の熱処理でボロンがゲート絶縁膜を通してチャネル領域に染み出し、特性ばらつきを引き起こす。逆に多結晶シリコンゲート電極６の厚みが厚い場合、ボロンの突き抜けは防ぐことができるがシート抵抗の増加を引き起こす。本発明のトランジスタが使われる回路ではシート抵抗が１ｋΩ／□以下であるので、それを満たす多結晶ポリシリコンゲート電極６の厚みは５０００Å以下となる。よってゲート電極がＰ型多結晶ポリシリコンゲート電極６単層の場合、その厚みは２０００Å以上５０００Å以下となる。 【００３４】また金属シリサイド膜７の膜厚であるが、高速動作や高周波対応に必要なシート抵抗は十数Ω／□以下なのでこれを満たす金属シリサイド膜厚は５００Å以上となる。また金属シリサイド膜７の膜厚を厚くすればシート抵抗が下がるが、プロセス上、多結晶シリコンゲート電極６の上に金属シリサイド膜７が形成されるため、段差が大きくなってしまう。この段差がプロセス上許容される範囲は、多結晶シリコンゲート電極厚＋金属シリサイド膜厚＝５０００Åであるため、多結晶シリコンゲート電極６の膜厚は４５００Å以下である。さらに、Ｐ型多結晶シリコンゲート電極６を形成するためのイオン注入時に懸念されるボロンの突き抜けを防止するため、多結晶シリコンゲート電極６の厚みは２０００Å以上とする。以上の条件から、金属シリサイド膜７を用いたゲート電極の場合、多結晶シリコンゲート電極６の膜厚は２０００Åから４５００Åの範囲であり、金属シリサイド膜７の膜厚は５００Åから３０００Åの範囲となる。 【００３５】この後、図示はしていないが、外部からのノイズ電荷からＣＭＯＳを守る保護用Ｎ型トランジスタのソースドレインとなる領域に不純物濃度１Ｅ２１ｃｍ-3程度のＮ＋型不純物領域を形成する。ここでのＮ型ドーパントは拡散係数の大きいリンを用いる。 【００３６】そして次に、多結晶シリコンゲート電極６の部分およびソース・ドレイン領域の一部に、不純物濃度１×１０16～1×１０18ａｔｏｍｓ／ｃｍ3程度のＮ型の低濃度不純物領域９と不純物濃度１×１０16～1×１０18ａｔｏｍｓ／ｃｍ3程度のＰ型の低濃度不純物領域１０を形成する。このようにして図２（ａ）を得る。 【００３７】次に、再びイオン注入法によって、Ｎ型の高濃度不純物領域１１、１２とＰ型の高濃度不純物領域１３、１４を形成する。いずれの不純物領域も不純物濃度は1×１０19ａｔｏｍｓ／ｃｍ3以上とする（図２（ｂ））。この時、ゲート電極と高濃度不純物領域の間はスペースがある。そこのスペースはドレイン印可電圧７Ｖの場合は０．５～１．０ｕｍ程度、１０Ｖの場合は０．７～２．０ｕｍ程度、３６Ｖの場合は２．０～５．０ｕｍ程度に設定する。 【００３８】ここで不純物濃度の低い領域と高い領域の濃度であるが、高い領域の濃度は多結晶シリコンゲート電極２のシート抵抗は１ｋΩ／□以下という限定から１×１０19atoms／cm3以上となる。本発明で用いられるトランジスタのドレイン印加電圧は数Ｖから４０Ｖを想定しているので、不純物濃度の低い領域の濃度は１×１０16～１×１０18atoms／cm3の範囲となる。また、低濃度のＰ型不純物領域１０はボロンないしはBF2を用い濃度が１×１０16～１×１０18atoms／cm3程度であり、低濃度のＮ型不純物領域９はリンないしは砒素を用い濃度が１×１０16～１×１０18atoms／cm3程度である。一方、高濃度のＰ型不純物領域１３、１４はボロンないしはBF2を用い濃度が１×１０19atoms／cm3以上であり、高濃度のＮ型不純物領域１１、１２はリンないしは砒素を用い濃度が１×１０19atoms／cm3以上である。 【００３９】さらに本発明ではＰ型多結晶シリコンゲート電極２をマスクにＮ型不純物を注入する際、Ｐ型多結晶シリコンゲート電極２の濃度低下による、抵抗の増大、ゲート電極の空乏化が懸念される。この課題を解決するため、Ｐ型多結晶シリコンゲート電極６上に酸化膜８を形成したり、あるいは金属シリサイド膜７を形成しさらに金属シリサイド膜７上に酸化膜８を形成した。これにより、Ｐ型多結晶シリコンゲート電極６をマスクにＮ型不純物９を注入する際にＰ型多結晶シリコンゲート電極６にＮ型不純物が注入されないようにすることを可能とすることができる。 【００４０】最後に、従来の集積回路の作製の場合と同様に層間絶縁物として、リンガラス層２０を形成する。リンガラス層の形成には、例えば、減圧ＣＶＤ法を用いればよい。材料ガスとしては、モノシランＳｉＨ4と酸素Ｏ2とホスフィンＰＨ3を用い、４５０℃で反応させて得られる。その後、層間絶縁膜に電極形成用の穴を開け、アルミ電極２１を形成する。こうして、図２（ｃ）に示されるような相補型ＭＯＳ装置が完成する。 【００４１】以上のような製造方法で形成されたP型トランジスタにおいてゲート電極をP型多結晶シリコンゲート電極６とすることで、Nウェル４とゲート電極の仕事関数の関係からエンハンスメント型P型トランジスタのチャネルは表面チャネルとなるが、表面チャネル型P型トランジスタにおいてはしきい値電圧を例えば－０．５Ｖ以上に設定しても極端なサブスレッショルド係数の悪化に至らず低電圧動作および低消費電力がともに可能となる。 【００４２】一方N型トランジスタにおいては、P型多結晶シリコンゲート電極６とP型半導体基板１の仕事関数の関係からエンハンスメント型Ｎ型トランジスタのチャネルは埋込みチャネルとなるが、しきい値を所望の値に設定する場合に拡散係数の小さな砒素をしきい値制御用ドナー不純物として使用できるためチャネルは極めて浅い埋込みチャネルとなる。従ってしきい値電圧を例えば０．５Ｖ以下の小さな値に設定しても、しきい値制御用アクセプター不純物として拡散係数が大きくイオン注入のプロジェクションレンジも大きいボロンを使用せざるを得ず深い埋込みチャネルとなるN型多結晶シリコンをゲート電極としたエンハンスメント型P型トランジスタの場合に比べ、サブスレッショルドの劣化やリーク電流の増大を著しく抑制できる。」 （２）「【００５１】本発明は主としてシリコン系の半導体装置について述べたが、ゲルマニウムや炭化珪素、砒化ガリウム等の他の材料を使用する半導体装置にも本発明が適用できる。さらに本発明では、ゲート電極の低抵抗化が重要な役割を果たすが、本発明で主として記述したシリコンゲート以外にも、Ｐ型トランジスタを表面チャネル化できる物質等をゲート電極として用いてもよい。また、実施例ではＰ型半導体基板上のトランジスタの作製工程について記述したが、石英やサファイヤ等の絶縁性基板上に形成された多結晶あるいは単結晶半導体被膜を利用した薄膜トランジスタ（ＴＦＴ）の作製にも本発明が適用できる。」 （３）したがって、上記引用例２には次の発明（以下、「引用例２発明」という。）が記載されていると認められる。 「炭化珪素を使用する半導体装置にも適用できる、シリコン系のＰ型半導体基板上に相補型トランジスタを形成する方法であって、 Ｐ型半導体基板１表面付近にリンイオンを注入し、アニールし、リンイオンを拡散、再分布させ、Ｎ型ウェル４を形成し、 パターンニングされた領域にＢ+イオンを打ち込み、チャネルストッパーとフィールド絶縁物３を形成し、 砒素イオン注入と、熱酸化法によるゲート絶縁膜（酸化珪素）２を形成し、 ゲート絶縁膜２に対して窒化処理を行い、 多結晶シリコン膜５を形成し、 多結晶シリコン膜５にＰ型のイオンを導入し、 Ｐ型多結晶シリコン膜５上へ、金属シリサイド膜７を形成し、さらに金属シリサイド膜７上に酸化膜８を形成し、これらをパターニングしてＰ型多結晶シリコンゲート電極６を形成し、 多結晶シリコンゲート電極６の部分およびソース・ドレイン領域の一部に、Ｎ型の低濃度不純物領域９とＰ型の低濃度不純物領域１０を形成し、 イオン注入法によって、Ｎ型の高濃度不純物領域１１、１２とＰ型の高濃度不純物領域１３、１４を形成し、 リンガラス層２０を形成する、 方法。」 ３　引用例３（当審拒絶理由において引用例５として引用された文献について 原査定の拒絶の理由および当審拒絶理由の拒絶の理由に引用された特開２００５－１６６９３０号公報(以下、「引用例３」という。）には、図面とともに次の事項が記載されている。 （１）「【００４５】 （第１の実施形態） 本実施形態では、蓄積型ＳｉＣ－ＭＩＳＦＥＴ，特に，二重注入型ＳｉＣ－ＭＩＳＦＥＴに本発明を適用した例について説明する。本実施形態の二重注入型ＳｉＣ－ＭＩＳＦＥＴの構造は、背景技術において説明した図１（ａ），（ｂ）に示すＳｉＣ－ＭＩＳＦＥＴと共通の構成要素を備えている。したがって、重複を避けるために、本実施形態の二重注入型ＳｉＣ－ＭＩＳＦＥＴの各構成要素の説明は省略する。本実施形態のＳｉＣ－ＭＩＳＦＥＴは、構成要素のうち特にＭＩＳ界面付近の物理的な構造が従来のＳｉＣ－ＭＩＳＦＥＴとは異なっている。 【００４６】 本実施形態においては、ＳｉＣ基板１は、（ 0 0 0 1）面から＜ 1 1-2 0＞方向に８度オフした主面を有し、ドーピング濃度が１×１０18ｃｍ-3以上であるｎ型不純物を含んでいる。第１のＳｉＣ層である高抵抗ＳｉＣ層２は、ドーピング濃度が１×１０15ｃｍ-3～１×１０16ｃｍ-3程度のｎ型不純物を含んでいる。ウェル領域３は、ドーピング濃度が１×１０17ｃｍ-3から１×１０18ｃｍ-3の範囲内のｐ型不純物を含んでいる。ｐ+コンタクト領域４は、ドーピング濃度が１×１０18ｃｍ-3以上のｐ型不純物を含んでいる。 【００４７】 チャネル層６は、低濃度のｎ型不純物が均一にドープされた層でもよいが、本実施形態においては、特願２０００－３５３７００号に開示されているように、アンドープ層６ａ（第１の半導体層）と、アンドープ層６ａよりも高濃度のｎ型キャリア不純物を含み、アンドープ層６ａよりも膜厚が薄いδドープ層６ｂ（第２の半導体層）とを交互に積層した多重δドープ構造を有している。このような構造を採用することにより、チャネル移動度をより向上させることができる。例えば、アンドープ層６ａの厚さは約４０ｎｍで、アンドープ層６ａには意図的なドーピングが行われていない。δドープ層６ｂの厚さは約１０ｎｍで、δドープ層６ｂには、濃度が５×１０17ｃｍ-3から１×１０18ｃｍ-3の高濃度のｎ型不純物がドープされている。チャネル層６中の最下層はアンドープ層６ａであり、その上にδドープ層６ｂとアンドープ層６ａとが交互に例えば３層ずつ積層されている。このような構造にすると、キャリアはδドープ層６ｂから供給されるが、不純物の少ないアンドープ層６ａを走行するので不純物散乱が少なく、高いチャネル移動度が得られる。多重δドープ構造におけるアンドープ層６ａとδドープ層６ｂとの積層周期は１以上であればよいが、あまり周期が多いとゲート酸化膜から伸びる空乏層が十分に伸びず、ノ－マリオフにしにくい。本実施形態においては、アンドープ層の厚みを４０ｎｍ、δドープ層の厚みを１０ｎｍにすると、チャネル層の厚さは１９０ｎｍである。チャネル層の厚さをあまり厚くすると、ウェル領域３から伸びる空乏層と、ゲート絶縁膜から伸びる空乏層が重ならずノ－マリオフにならないので、これらが重なるようアンドープ層、ドープ層の厚み、ドーピング濃度を設計するのが好ましい。 【００４８】 ｎ+ソース領域７は、ドーピング濃度が１×１０19ｃｍ-3前後であるｎ型不純物を含んでいる。ソース電極１２は、ニッケルシリサイドからなり、ｐ+コンタクト領域４とｎ+ソース領域７の一部とにオ－ミック接触している。ドレイン電極１１は、ニッケルシリサイドからなり、ＳｉＣ基板１の裏面とオ－ミック接触している。 【００４９】 ゲート電極１３は、アルミニウム形成されている。チャネル層６の表面にはゲート絶縁膜９が形成されており、ゲート絶縁膜９上にはアルミニウムからなるゲート電極１３が形成されている。さらに、図示しないが、例えばシリコン酸化膜からなる層間絶縁膜が表面に堆積され、その表面上に例えば厚いアルミニウム膜からなる上部配線が形成され、それぞれの単位スクェアセルのソース電極１３は、単一の上部配線に共通に接続されている。 【００５０】 図２（ａ）～（ｅ）及び図３（ａ）～（ｅ）は、第１の実施形態のＳｉＣ－ＭＩＳＦＥＴの製造工程を示す断面図である。 【００５１】 まず、図２（ａ）に示す工程で、（ 0 0 0 1）面から＜ 1 1-2 0＞方向に８°のオフ角をもつ主面を有し、ｎ型ドーピング濃度が１×１０18ｃｍ-3～５×１０19ｃｍ-3程度のＳｉＣ基板１を用意し、ＳｉＣ基板１の上に高抵抗ＳｉＣ層２をエピタキシャル成長させる。その際、例えば、原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）を、キャリアガスとして水素（Ｈ2）を、ド－パントガスとして窒素（Ｎ2）ガスを用いた熱ＣＶＤにより、ＳｉＣ基板１よりも低ドーピング濃度の高抵抗ＳｉＣ層２をエピタキシャル成長させる。例えば６００Ｖ耐圧のＳｉＣ－ＭＩＳＦＥＴを製造するのであれば、高抵抗ＳｉＣ層２のドーピング濃度は１×１０15ｃｍ-3～１×１０16ｃｍ-3で、厚さは１０μｍ以上が望ましい。 【００５２】 次に、図２（ｂ）に示す工程で、エピタキシャル成長させた高抵抗ＳｉＣ層２の表面領域にアルミニウムまたはボロンの選択的なイオン注入を行なって、ｐ型のウェル領域３を形成する。ウェル領域３の形成には、まず、ＣＶＤ法などにより、高抵抗ＳｉＣ層２の上に注入マスクとなる厚さ３μｍ程度のシリコン酸化膜を堆積し、フォトリソグラフィ－及びドライエッチングによって、ウェル領域３を形成する部分のみシリコン酸化膜に開口を設ける。そして、注入欠陥を低減するために、基板温度を５００℃以上の高温に保ってアルミニウムまたはボロンのイオン注入を行ない、イオン注入が終了すると、ふっ酸によってシリコン酸化膜を全面除去する。 【００５３】 ウェル領域３のドーピング濃度は、通常１×１０17ｃｍ-3前後から１×１０18ｃｍ-3であり、ウェル領域３の深さはピンチオフしないように１μｍ前後とする。また、ウェル領域３と後に形成される電極とのコンタクトをとるために、ウェル領域３の表面領域の一部にｐ+コンタクト領域４をアルミニウムまたはボロンをイオン注入することによって形成する。イオン注入の手順は、ウェル領域３を形成する際の手順と基本的には同じである。ｐ+コンタクト領域４の厚みは３００ｎｍ前後であり、ドーピング濃度は１×１０19ｃｍ-3以上である。イオン注入の方法は、ウェル領域３の形成と同じである。 【００５４】 次に、図２（ｃ）に示す工程で、カ－ボン製のるつぼにＳｉＣ基板を配置し、アルゴンなどの不活性ガス中で１７５０℃前後で３０分程度の活性化アニールを行う。ただし、アニール温度は赤外線放射温度計でるつぼ表面の温度を計測して得られたデータである。このとき、高抵抗ＳｉＣ層２，ウェル領域３及びｐ+コンタクト領域４の露出している表面にはマクロステップが形成される。マクロステップの段差は５０ｎｍ程度である。そして、図１４に示すように、テラス領域とステップ領域では異なる結晶面が現れる。また、ｐ型不純物の活性化率は、ほぼ１００%である。活性化アニールの温度を１７００℃まで低下させるとマクロステップの段差は３０ｎｍ程度に小さくなるが、ｐ型不純物の活性化率は９０％に低下する。 【００５５】 次に、図２（ｄ）に示す工程で、熱ＣＶＤ法により、ウェル領域３および高抵抗ＳｉＣ層２の表面にチャネル層６となるｎ型ＳｉＣ層をエピタキシャル成長させる。チャネル層６のアンドープ層６ａをエピタキシャル成長させる際には、意図的なドーピングを行わず、δドープ層６ｂをエピタキシャル成長させる際には、in-situ ドープにより、１×１０17～１×１０18ｃｍ-3程度の不純物をドープする。 【００５６】 次に、図２（ｅ）に示す工程で、イオン注入により、ウェル領域３の表面領域の一部に窒素またはリンなどのｎ型不純物を導入してソース領域７を形成する。ソース領域７のドーピング濃度は１×１０19ｃｍ-3程度であり、その深さは、例えば３００ｎｍ程度である。その際、注入マスクとなる厚さ１μｍ程度のシリコン酸化膜を基板上に堆積し、フォトリソグラフィ－及びドライエッチングによって、シリコン酸化膜のうちソース領域７を形成する部分を開口する。その後、注入欠陥を低減するために基板温度を５００℃以上の高温に保って窒素またはリンのイオン注入を行なう。イオン注入が終了した後には、注入マスクとして用いたシリコン酸化膜をふっ酸によって除去し、アルゴンなどの不活性雰囲気中で１７５０℃程度で３０分程度の活性化アニールを施す。 【００５７】 次に、図３（ａ）に示す工程で、ＣＦ4とＯ2とを用いたＲＩＥにより、チャネル層６を貫通して、ｐ＋コンタクト領域４に到達するコンタクトホ－ル８を形成する。 【００５８】 次に、図３（ｂ）に示す工程で、熱酸化により、基板上に露出しているＳｉＣを酸化して、シリコン酸化膜からなるゲート絶縁膜９を形成する。ＳｉＣの熱酸化の際には、例えば石英管内に基板を保持し、乾燥した酸素を流量２．５（ｌ／ｍｉｎ）で石英管に導入し、基板温度を１１８０℃に保って３時間の間熱酸化を行なうことにより、厚さ約６０ｎｍの熱酸化膜を形成する。このとき、図１４に示すように、ステップ領域では、ゲート絶縁膜９の厚みは、テラス領域における厚みの半分程度になる。 【００５９】 次に、図３（ｃ）に示す工程で、酸素と窒素との化合物からなるガスとして、例えば一酸化窒素ガスの雰囲気中で、基板温度を例えば１１００℃にして、１時間の間アニールを行なう。この工程については、後に詳しく説明する。 【００６０】 次に、図３（ｄ）に示す工程で、ＳｉＣ基板１の裏面上に厚さ１００ｎｍ程度のニッケル膜を蒸着して、ドレイン電極１１を形成する。さらに、フォトリソグラフィ－とフッ酸エッチングによって、基板の主面上のゲート絶縁膜９のうちソース電極形成領域に位置する部分を除去し、リフトオフ法を用いて、ｐ+コンタクト領域４及びソース領域７に跨って厚さ１００ｎｍのニッケル膜からなるソース電極１２を形成する。ソース電極１２及びドレイン電極１１とＳｉＣ層との間のオ－ミック接触特性を得るために、窒素などの不活性ガス雰囲気中で９５０℃程度で２分間程度の熱処理を行なう。この熱処理により、ニッケルはＳｉＣと反応して、一部または全部がニッケルシリサイドとなる。 【００６１】 次に、図３（ｅ）に示す工程で、基板上に、厚さ１５０ｎｍ程度のアルミニウム膜を堆積した後、汎用のフォトリソグラフィ－と燐酸系のウェットエッチングによって、アルミニウム膜をパターニングし、ゲート電極１３を形成する。 【００６２】 この後、図示しないが、プラズマＣＶＤ等により、基板上に層間絶縁膜として厚さ１μｍ程度のシリコン酸化膜を堆積し、ドライエッチングにより、シリコン酸化膜にソース電極１２およびゲート電極１３に達するヴィアホ－ルを開口した後、基板上に厚さ２μｍ程度のアルミニウム膜を堆積して、上部配線を形成することにより、二重注入型ＳｉＣ－ＭＩＳＦＥＴを形成する。 【００６３】 ここで、図３（ｃ）に示す工程における処理内容について、以下に説明する。図４（ａ），（ｂ）は、ゲート絶縁膜をＶ族元素含有ガスに暴露する工程を示す断面図である。 【００６４】 まず、図４（ａ）に示す工程で、基板を、チャンバ内に設置して、酸化性雰囲気下で基板を加熱することにより、基板上に、酸化膜であるゲート絶縁膜９を形成する。この場合、酸化温度は１０００℃以上であり、好ましくは１０５０℃～１３００℃である。酸化性雰囲気を生じさせるためには、チャンバ内に、酸素，水蒸気のうち少なくともいずれか１つを含むガスを流せばよい。その後、不活性ガス（Ａｒ，Ｎ2，Ｈｅ，Ｎｅ等）雰囲気中で、１０００℃以上の温度（例えば、１０００℃～１１５０℃）でアニールする。このアニール処理によって、ゲート絶縁膜９が前もって緻密化される。 【００６５】 次に、図４（ｂ）に示す工程で、基板を、除害装置（図示せず）、及び減圧装置である真空ポンプが付設されたチャンバ内に移動させて、チャンバ内を真空ポンプによって約３００Torr（４．０×１０4Ｐａ）に減圧しつつ、チャンバ内に流量５００（ｍｌ／min）のＮＯガス（又は、リン（Ｐ）などの窒素以外のＶ族元素含有ガス）を流し、チャンバ内を窒素（Ｎ）（又は窒素以外のＶ族元素）が酸化膜中に拡散するのに十分に高い温度（約１１００℃）に加熱する。このとき、減圧下で、酸化膜を窒素などのＶ族元素を含むガスに暴露することにより、酸化膜内に窒素などのＶ族元素が拡散し、比誘電率の大きい，より緻密なＶ族元素を含有したゲート絶縁膜９が形成される。暴露は、緻密なゲート絶縁膜９を形成するのに充分な、そして、ゲート絶縁膜９の特性が向上するのに充分な時間（例えば１時間）の間行なう。 【００６６】 図５は、第１の実施形態の製造方法によって形成されたゲート絶縁膜９の厚さ方向における窒素濃度をＳＩＭＳにより実測した窒素濃度プロファイルを示すデータである。同図に示されるように、ＮＯガスへの暴露処理によって、ゲート絶縁膜９中には窒素が拡散しており、特に、ゲート絶縁膜９のうち下地のチャネル層６（ＳｉＣ層）に近い領域において窒素濃度が６×１０20atoms／cm3という、鋭いピーク部が現れている。そして、ピーク部の厚さ方向の寸法は、約１０ｎｍである。そして、ゲート絶縁膜９全体の比誘電率は約３．３である。 【００６７】 このように、ゲート絶縁膜９に窒素，リン（Ｐ）などのＶ族元素を導入することにより、高い比誘電率を実現することができる。したがって、本実施形態のＳｉＣ－ＭＩＳＦＥＴでは、ゲートバイアスを下地層に効率よく作用させることができ、高い電流駆動力を実現することができる。 【００６８】 図６は、第１の実施形態の方法により形成したゲート絶縁膜９を容量絶縁膜として備えたＭＩＳキャパシタのＣＶ測定の結果を示す図である。同図の横軸は電極間の電圧を表し、同図の縦軸は容量を表している。このサンプルは、ゲート絶縁膜９の上にキャパシタの上部電極を形成する際に、９５０℃以上の熱処理を経ている。同図におけるQuasi-static ＣＶ曲線と、高周波（１ＭＨｚ）で測定したＣＶ曲線とを比較すると、両者の差がわずかであることから界面準位密度が減少していることがわかる。 【００６９】 図７は、図６に示すデータに基づいて、High-Low法で計算した界面準位密度を示す図である。同図に示すように、キャリア（電子）のトラップとして作用する界面準位はコンダクションバンド端付近（Ｅ－Ｅｖ＝３．１５ｅＶ）の界面準位であるが、本実施形態においては、１×１０12ｃｍ-2・ｅＶ-1以下の界面状態密度が得られている。また、ゲート絶縁膜９全体における窒素の平均濃度は、８．３×１０19ｃｍ-3である。なお、ホールトラップとして機能する界面準位（バレンスバンド端付近の界面準位）の密度も同様である。 【００７０】 このように、ゲート絶縁膜９とチャネル層６との間の界面付近の領域における界面準位密度を低減することができることがわかる。 【００７１】 したがって、ＳｉＣ－ＭＩＳＦＥＴを形成した場合にも、キャリアトラップとなる界面準位密度の低減により、さらにキャリア移動度の向上を図ることができ、電流駆動力の向上を図ることができる。特に、ゲート絶縁膜９の下部における窒素濃度の最大値が、１×１０20ｃｍ-3以上で、１×１０22ｃｍ-3以下であることにより、比誘電率の向上作用と、界面準位密度の低減作用とが顕著に得られる。加えて、本実施形態の二重注入型ＳｉＣ－ＭＩＳＦＥＴにより、以下のような格別の効果が得られる。」 （２）したがって、上記引用例３には次の発明（以下、「引用例３発明」という。）が記載されていると認められる。 「ＳｉＣ－ＭＩＳＦＥＴの製造工程であって、 ｎ型ドーピングされたＳｉＣ基板１を用意し、ＳｉＣ基板１の上に高抵抗ＳｉＣ層２をエピタキシャル成長させ、 ｐ型のウェル領域３を形成し、 イオン注入により、ウェル領域３の表面領域の一部にｐ+コンタクト領域４を形成し、 アンドープ層６ａ（第１の半導体層）と、アンドープ層６ａよりも高濃度のｎ型キャリア不純物を含み、アンドープ層６ａよりも膜厚が薄いδドープ層６ｂ（第２の半導体層）とを交互に積層した多重δドープ構造のチャネル層６となるｎ型ＳｉＣ層をエピタキシャル成長させ、 イオン注入により、ウェル領域３の表面領域の一部にソース領域７を形成し、 チャネル層６を貫通して、ｐ＋コンタクト領域４に到達するコンタクトホ－ル８を形成し、 熱酸化により、基板上に露出しているＳｉＣを酸化して、シリコン酸化膜からなるゲート絶縁膜９を形成し、 ＳｉＣ基板１の裏面上にニッケル膜を蒸着して、ドレイン電極１１を形成し、 基板の主面上のゲート絶縁膜９のうちソース電極形成領域に位置する部分を除去し、ｐ+コンタクト領域４及びソース領域７に跨ってニッケル膜からなるソース電極１２を形成し、 ゲート電極１３を形成する、 工程。」 ４　引用例４について 原査定の拒絶の理由に引用された特表２００４－５１９８４２号公報(以下、「引用例４」という。）には、図面とともに次の事項が記載されている。 （１）「【００４０】 図６に、本発明の実施形態によるＭＯＳＦＥＴを例示する。図６に示すように、本発明の特定の実施形態においては、低濃度ドープされた炭化ケイ素のｎ－ドリフト層１２が、炭化ケイ素のｎ＋層１０の上にある。ｎ－ドリフト層１２は、炭化ケイ素の基板またはエピタキシャル層であっても良く、好ましくは４Ｈポリタイプ炭化ケイ素である。好ましくは、ｎ－ドリフト層１２は、キャリア濃度が約１０１４から約１０１７ｃｍ－３である。また、ｎ＋層１０は、注入された層もしくは領域またはエピタキシャル層であっても良い。ｎ＋層は好ましくは、キャリア濃度が約１０１８から１０２１ｃｍ－３である。 【００４１】 さらに図６に示すように、離間されたｐ型炭化ケイ素領域によってｎ－ドリフト層１２の中にｐ－ウェル２０が形成されている。ｐ－ウェル２０は好ましくは、Ａｌが注入され、少なくとも約１５００℃の温度でアニールされている。ｐ－ウェル２０は、キャリア濃度が約１×１０１６から約２×１０１９ｃｍ－３であっても良く、またｎ－ドリフト層１２内に約０．１μｍから約３μｍだけ延びていても良い。種々のｐ型ドーパントを用いても良いが、ボロンよりもＡｌがｐ－ウェル２０のドーパントとしては好ましい。と言うのは、ボロンは、１５００℃を超える温度でアニールしたときに数μｍに渡って拡散する傾向があるからである。そのため、ｐ－ウェル２０間の正確なギャップ（ＪＦＥＴ領域２１と言われることがある領域）を制御するのが難しくなる可能性がある。このギャップが大きすぎると、デバイスがブロッキング状態（ｂｌｏｃｋｉｎｇ　ｓｔａｔｅ）にあるときに、ゲート酸化物中の電界が高くなりすぎる可能性がある。しかしこのギャップが狭すぎると、ＪＦＥＴ領域２１の抵抗が非常に高くなる可能性がある。したがってギャップとしては、約１μｍから約１０μｍであることが好ましい。与えられたデバイスに対して用いる個々のギャップは、デバイスの好ましいブロッキング電圧およびオン状態の抵抗に依存し得る。 【００４２】 ｎ＋炭化ケイ素領域２４および、随意にｐ＋炭化ケイ素領域２２が、ｐ－ウェル２０内に配置されている。ｎ＋炭化ケイ素領域２４は好ましくは、約０．５μｍから約５μｍだけ、ＪＦＥＴ領域２１に隣接するｐ－ウェル２０の縁から間隔を置いて配置されている。随意のｐ＋炭化ケイ素領域２２は好ましくは、ｎ＋炭化ケイ素領域２４に隣接し、かつｐ－ウェル２０の縁の反対側である。ｎ型炭化ケイ素の薄い層、たとえば窒素またはリンなどのｎ型不純物が所定のドーズだけドープされた層が、炭化ケイ素領域２４から、ゲート酸化物２８に隣接するｎ－ドリフト層１２のＪＦＥＴ領域へ延びて、短絡チャネル２６を形成している。短絡チャネル２６をｐ－ウェル内に注入して、ｐ－ウェルの活性化と一緒に少なくとも約１５００℃の温度で活性化しても良い。好ましくは、短絡チャネル２６はｐ－ウェル２０内部に、約０．０５μｍから約１μｍの深さまで延びている。短絡チャネル２６のドーピングは、図１０Ａ～１０Ｃを参照して後述するように、層の深さ、ゲートコンタクト３２用材料の仕事関数、およびｐ－ウェル２０のドーピングに依存し得る。しかし一般的に、短絡チャネル２６は、シート電荷が約１０１３ｃｍ－２未満であっても良い。またｐ－ウェル２０用のＡｌを注入した後に同じマスクを用いて短絡チャネル２６用のｎ型不純物を注入することによって、マスクを再位置合わせする必要性を回避して、短絡チャネル２６をｐ－ウェル２０に対して自己整合することが好ましい。前述したように、短絡チャネル２６はＪＦＥＴ領域内部に延びていないことが好ましい。と言うのは、このような層をＪＦＥＴ領域内部に延ばすと、デバイスがブロッキング状態にあるときに酸化物中の電界が増大する可能性があるからである。 【００４３】 ゲート酸化物２８は、少なくとも炭化ケイ素のｎ＋領域２４間を延び、好ましくは、ＮＯまたはＮ２Ｏアニールによって熱成長させた酸化物か、酸化物／窒化物／酸化物（ＯＮＯ）（最初の酸化物は熱酸化物でその後にＮＯまたはＮ２Ｏアニールを行う）の何れかである。ゲートコンタクト材料は、好適であればどんなコンタクト材料であっても良いが、その高い仕事関数によりｐ型ポリシリコンが好ましい場合がある。ゲート酸化物２８の厚みは、ゲートコンタクト３２の材料の仕事関数に依存し得る。しかし一般的に、厚みとしては約１００Åから約５０００Åが好ましい。 【００４４】 また１つまたは複数のソースコンタクト３０およびドレインコンタクト３４が形成されている。ソースコンタクト３０は好ましくは、ニッケル（Ｎｉ）で形成され、ｐ＋領域２２およびｎ＋領域２４の両方に対してオーミックコンタクトを形成するように、約６００℃から約１０００℃、たとえば８２５℃でアニールしても良い。ドレインコンタクト３４も、Ｎｉまたは、ｎ型炭化ケイ素へのオーミックコンタクトの形成に対して好適な他のこのような材料であっても良い。 【００４５】 図７に、再成長させたエピタキシャル層を用いる本発明のさらなる代替的な実施形態を例示する。図７に示すように、炭化ケイ素の薄い層２７を、ｐ－ウェルを注入しアニーリングした後にｐ－ウェル２０上に再成長させており、この層２７はＪＦＥＴ領域内のｎ－ドリフト層１２を横断して延びている。短絡チャネル２６’は、再成長させたエピタキシャル層で形成されていても良いが、または好ましくは、再成長させた炭化ケイ素層２７内におよび／または層２７を通して注入することによって形成しても良い。同様に、炭化ケイ素のｎ＋領域２４も、再成長させた炭化ケイ素層２７を通して形成しても良い。再成長させた炭化ケイ素層２７は、厚みが約０．０５μｍから約１μｍであっても良いが、しかし厚みとしては約１０００から約５０００Åが好ましい場合がある。好ましくは、再成長させた炭化ケイ素層２７はアンドープで、意図的なドープもされず、低濃度ドープもされていない。しかし再成長させた炭化ケイ素層２７が短絡チャネル２６’を形成する場合には、再成長させた炭化ケイ素層２７はｎ型炭化ケイ素でなければならない。したがって再成長させた炭化ケイ素層２７が短絡チャネルを形成する場合には、再成長させた炭化ケイ素層２７は好ましくは、シート電荷が約１０１３ｃｍ－２未満である。たとえば、キャリア濃度が２×１０１６の３５００Å厚みの炭化ケイ素層２７が、ゼロゲートバイアスにおいてノーマリオフのデバイスを形成するのに大変良く適している可能性がある。このような再成長によって、注入活性化アニールによって生じる表面粗さを低減することができる。また再成長によって、ダメージが低減され得るエピタキシャル層上にチャネル領域が設けられるため、チャネル移動度をさらに高くすることができる。 【００４６】 さらに図７に示すように、再成長させた炭化ケイ素層２７があるので、炭化ケイ素層２７を通してコンタクト窓を設けて、コンタクト３０’を随意のｐ＋領域２２に対してまたはｐ＋領域２２がない場合にはｐ－ウェル２０に対して形成する。コンタクト３０’は、ｐ型炭化ケイ素に対するオーミックコンタクトの形成に適していればどんな材料で形成しても良いが、ニッケルが好ましい。 【００４７】 図６および７は、ディスクリートデバイスとしての本発明の実施形態を例示しているが、当業者であれば分かるように、図６および７は、複数のセルを有するデバイスのユニットセルであるとみなしても良い。したがって、たとえば、デバイスをその中心軸（図６および７では垂直軸として例示される）に沿って分割して、分割されたデバイスを、図６および７に例示したデバイスの周縁の軸（図６および７に例示したデバイスの垂直縁）の周りに回転させることによって、追加のユニットセルを図６および７に例示したデバイス内に取り入れても良い。したがって本発明の実施形態に含まれるデバイスとしては、図６および７に例示したデバイスだけでなく、図６および７に例示した短絡チャネルを取り入れたユニットセルを複数個有するデバイスも挙げられる。 【００４８】 次に、本発明の実施形態によるデバイスの製造を、図８Ａ～８Ｈおよび９Ａ～９Ｊを参照して説明する。図８Ａに示すように、マスク１００をｎ型層１２上に形成してパターニングした後、不純物をｎ型層１２中に注入して、ｐ－ウェル２０を形成する。好ましくは、不純物はＡｌであって、前述した深さまでおよび活性化されたときに所望のキャリア濃度が得られるように注入する。ｐ－ウェル２０の形成後、マスク１００を用いてｎ型注入１０２を行う（図８Ｂ）。ｎ型層の注入に適した不純物には、窒素およびリンが含まれる。このような不純物を、本明細書で述べた短絡チャネル深さおよびキャリア濃度が得られるように注入する。図１１に、ｐ－ウェル２０およびｎ型注入１０２の１つの好適な複合ドーピングプロファイルの例を示す。ｐ－ウェルおよびｎ型層１０２の両方を注入した後、結果として生じる構造を少なくとも約１５００℃の温度まで加熱し、その温度に約３０秒から約６０分の間維持して、注入不純物を活性化する。あるいはこのようなアニールを、図８Ｅに示すように、ｎ＋領域２４、ｐ＋領域２２を注入し裏面注入した後で、行っても良い。 【００４９】 図８Ｃに示すように、マスク１００を取り除いてマスク１０４を形成してパターニングした後、マスク１０４を用いてｎ型不純物を注入して、ｎ＋領域２４を形成する。マスク１０４は、ｐ－ウェル２０の周縁とｎ＋領域２４との間の所望する間隔（短絡チャネル２６のチャネル長を画定する）が得られるように形成する。好適なｎ型不純物には、窒素およびリンが含まれる。また不純物は、本明細書で述べたｎ＋領域２４の寸法およびキャリア濃度が得られるように注入しても良い。 【００５０】 図８Ｄに、随意のｐ＋領域の形成を例示する。マスク１０４も取り除いてマスク１０６を形成してパターニングした後、マスク１０６を用いてｐ型不純物を注入して、ｐ＋領域２２を形成する。ｐ型不純物は、本明細書で述べたｐ＋領域２２の寸法およびキャリア濃度が得られるように注入しても良い。好ましくは、ｐ型不純物はアルミニウムであるが、他の好適なｐ型不純物を用いても良い。 【００５１】 図８Ｅに、マスク１０６の除去とともに、ｎ＋層１０の形成を例示する。ｎ＋層１０は、ｎ型不純物を基板に裏面注入して形成しても良いし、またはエピタキシャル層であっても良いし、および図８Ａの前に形成しても良い。随意に、前述した構造のアニールを行って、注入したｐ型およびｎ型不純物を活性化しても良い。あるいは、ゲート酸化物を形成後にアニールしてＳｉＣ／ＳｉＯ２界面を改善させる実施形態において、このような不純物の活性化をこのようなアニールによって行っても良い。 【００５２】 図８Ｆに、ゲート酸化物２８の形成とパターニングとを例示する。ゲート酸化物は好ましくは、熱成長させたものであり、また窒化酸化物である。窒化酸化物は、好適などんなゲート酸化物であっても良いが、ＳｉＯ２、酸窒化物、またはＯＮＯが好ましい場合がある。好ましくは、ゲート酸化物またはＯＮＯゲート誘電体の初期酸化物を形成した後に、Ｎ２ＯまたはＮＯ中でアニールして、ＳｉＣ／酸化物界面における欠陥密度を減らす。特定の実施形態では、ゲート酸化物を熱成長または堆積によって形成した後に、Ｎ２Ｏ環境中で約１１００℃を超える温度、および約２から約８ＳＬＭの流量（約１１から約４５秒間のＮ２Ｏの初期滞留時間を与えることができる）でアニールする。炭化ケイ素上への酸化物層のこのような形成およびアニーリングは、次の文献に記載されている。本発明の譲受人に譲渡された米国特許出願第０９／８３４，２８３号、発明の名称「Ｍｅｔｈｏｄ ｏｆ Ｎ２Ｏ Ａｎｎｅａｌｉｎｇ ａｎ Ｏｘｉｄｅ Ｌａｙｅｒ ｏｎ ａ Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ Ｌａｙｅｒ」（代理人整理番号５３０８－１５６）、または米国仮出願第　　　　　　　号、発明の名称「Ｍｅｔｈｏｄ ｏｆ Ｎ２Ｏ Ｇｒｏｗｔｈ ｏｆ ａｎ ｏｘｉｄｅ ｌａｙｅｒ ｏｎ ａ Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ Ｌａｙｅｒ」（２００１年５月３０日出願）。これらの開示は、参照により本明細書において完全に記載されているかのごとく組み込む。また、以下の文献に記載されているように、Ｎ２Ｏ成長させた酸化物を用いても良い。Ｊ．Ｐ．Ｘｕ、Ｐ．Ｔ．Ｌａｉ、Ｃ．Ｌ．Ｃｈａｎ、Ｂ．Ｌｉ、およびＹ．Ｃ．Ｃｈｅｎｇ、「Ｉｍｐｒｏｖｅｄ Ｐｅｒｆｏｒｍａｎｃｅ ａｎｄ Ｒｅｌｉａｂｉｌｉｔｙ ｏｆ Ｎ２Ｏ－Ｇｒｏｗｎ Ｏｘｙｎｉｔｒｉｄｅ ｏｎ ６Ｈ－ＳｉＣ」、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ、第２１巻、第６号、２９８－３００頁、２０００年６月。またＬ．Ａ．ＬｉｐｋｉｎおよびＪ．Ｗ．Ｐａｌｍｏｕｒ、「Ｌｏｗ ｉｎｔｅｒｆａｃｅ ｓｔａｔｅ ｄｅｎｓｉｔｙ ｏｘｉｄｅｓ ｏｎ ｐ－ｔｙｐｅ ＳｉＣ」、Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ、第２６４－２６８巻、８５３－８５６頁、１９９８年に記載されている技術を用いても良い。あるいは、以下の文献に記載されているように、熱成長させた酸化物に対しては、熱成長させたＳｉＯ２層をその後にＮＯアニールして界面トラップ密度を減らしても良い。Ｍ．Ｋ．Ｄａｓ、Ｌ．Ａ．Ｌｉｐｋｉｎ、Ｊ．Ｗ．Ｐａｌｍｏｕｒ、Ｇ．Ｙ．Ｃｈｕｎｇ、Ｊ．Ｒ．Ｗｉｌｌｉａｍｓ、Ｋ．ＭｃＤｏｎａｌｄ、およびＬ．Ｃ．Ｆｅｌｄｍａｎ、「Ｈｉｇｈ Ｍｏｂｉｌｉｔｙ ４Ｈ－ＳｉＣ Ｉｎｖｅｒｓｉｏｎ Ｍｏｄｅ ＭＯＳＦＥＴｓ Ｕｓｉｎｇ Ｔｈｅｒｍａｌｌｙ Ｇｒｏｗｎ， ＮＯ Ａｎｎｅａｌｅｄ ＳｉＯ２」、ＩＥＥＥ Ｄｅｖｉｃｅ Ｒｅｓｅａｒｃｈ Ｃｏｎｆｅｒｅｎｃｅ、Ｄｅｎｖｅｒ、ＣＯ、６月１９－２１日、２０００年；Ｇ．Ｙ．Ｃｈｕｎｇ、Ｃ．Ｃ．Ｔｉｎ、Ｊ．Ｒ．Ｗｉｌｌｉａｍｓ、Ｋ．ＭｃＤｏｎａｌｄ、Ｒ．Ａ．Ｗｅｌｌｅｒ、Ｓ．Ｔ．Ｐａｎｔｅｌｉｄｅｓ、Ｌ．Ｃ．Ｆｅｌｄｍａｎ、Ｍ．Ｋ．Ｄａｓ、およびＪ．Ｗ．Ｐａｌｍｏｕｒ、「Ｉｍｐｒｏｖｅｄ Ｉｎｖｅｒｓｉｏｎ Ｃｈａｎｎｅｌ Ｍｏｂｉｌｉｔｙ ｆｏｒ ４Ｈ－ＳｉＣ ＭＯＳＦＥＴｓ Ｆｏｌｌｏｗｉｎｇ Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ａｎｎｅａｌｓ ｉｎ Ｎｉｔｒｉｃ Ｏｘｉｄｅ」、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓに掲載予定；ならびにＧ．Ｙ．Ｃｈｕｎｇ、Ｃ．Ｃ．Ｔｉｎ、Ｊ．Ｒ．Ｗｉｌｌｉａｍｓ、Ｋ．ＭｃＤｏｎａｌｄ、Ｍ．Ｄｉ Ｖｅｎｔｒａ、Ｓ．Ｔ．Ｐａｎｔｅｌｉｄｅｓ、Ｌ．Ｃ．Ｆｅｌｄｍａｎ、およびＲ．Ａ．Ｗｅｌｌｅｒ、「Ｅｆｆｅｃｔ ｏｆ ｎｉｔｒｉｃ ｏｘｉｄｅ ａｎｎｅａｌｉｎｇ ｏｎ ｔｈｅ ｉｎｔｅｒｆａｃｅ ｔｒａｐ ｄｅｎｓｉｔｉｅｓ ｎｅａｒ ｔｈｅ ｂａｎｄ ｅｄｇｅｓ ｉｎ ｔｈｅ ４Ｈ ｐｏｌｙｔｙｐｅ ｏｆ ｓｉｌｉｃｏｎ ｃａｒｂｉｄｅ」、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ、第７６巻、第１３号、１７１３－１７１５頁、２０００年３月。酸窒化物を、以下の文献に記載されているように形成しても良い。米国特許出願第　　　　　　号、発明の名称「Ｈｉｇｈ Ｖｏｌｔａｇｅ， Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｃａｐａｃｉｔｏｒ Ｓｔｒｕｃｔｕｒｅｓ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｆａｂｒｉｃａｔｉｏｎ」（２００１年６月１１日出願）。この開示は、参照により本明細書において完全に記載されているかのごとく組み込む。 【００５３】 窒化酸化物層の形成の例として、炭化ケイ素層をＮ２Ｏ環境中で少なくとも約１２００℃の温度で酸化することによって、酸化物の層を炭化ケイ素層上に設けても良い。Ｎ２Ｏの所定の温度プロファイルおよび所定の流量プロファイルを、酸化の間に与える。所定の温度プロファイルおよび／または所定の流量プロファイルは、一定であっても変化しても良く、また定常状態条件へのランプ（ｒａｍｐｓ）を含んでいても良い。所定の温度プロファイルおよび所定の流量プロファイルを、ＳｉＣの伝導帯付近のエネルギーを有する酸化物／炭化ケイ素界面の界面準位を減らすように選んでも良い。所定の温度プロファイルの結果、酸化温度が約１２００℃を超えても良い。好ましくは、酸化温度は約１３００℃である。酸化時間は、所望する酸化物層の厚みに応じて変化する場合がある。そのため酸化は、約１５分間から約３時間またはそれ以上の間、行っても良い。 【００５４】 さらに所定の流量プロファイルは、約２標準リットル毎分（ＳＬＭ）から約６ＳＬＭの１つまたは複数の流量を含んでいても良い。好ましくは、流量は約３．５から約４標準リットル毎分である。また結果として生じる酸化物層を形成した後に、酸化物層をＡｒまたはＮ２中でアニーリングしても良い。このようなＡｒまたはＮ２中でのアニーリング工程は、たとえば約１時間行っても良い。 【００５５】 所定の流量プロファイルは好ましくは、約０．３７ｃｍ／ｓから約１．１１ｃｍ／ｓのＮ２Ｏの１つまたは複数の速度を与える。特に、所定の流量プロファイルは好ましくは、約０．６５ｃｍ／ｓから約０．７４ｃｍ／ｓのＮ２Ｏの１つまたは複数の速度を与える。また酸化物層のウェット再酸化を行っても良く、および／または蒸気を部分的にまたはその分圧を含む環境中でＮ２Ｏ酸化を行っても良い。 【００５６】 また炭化ケイ素層上への酸化物層の形成を、Ｎ２Ｏ環境中において、約１２００℃を超える酸化温度を含む所定の温度プロファイルおよびＮ２Ｏに対する所定の流量プロファイルで、炭化ケイ素層上に酸化物層を形成することによって行っても良い。所定の流量プロファイルは、少なくとも約１１秒のＮ２Ｏの初期滞留時間が得られるように選んでも良い。好ましくは、初期滞留時間は約１１秒から約３３秒である。より好ましくは、初期滞留時間は約１９秒から約２２秒である。またＮ２Ｏの全滞留時間は、約２８秒から約８４秒であっても良い。好ましくは、全滞留時間は約４８秒から約５６秒である。 【００５７】 図１２に、界面準位密度対伝導帯からのエネルギー準位のグラフを例示する。線２００は、アニールした酸化物を示す。線２０２は、ＮＯ環境中でドライアニールした後の酸化物を示す。線２０４は、Ｎ２Ｏ環境中でドライアニールした後の酸化物を示す。線２０６は、ＮＯ環境中でウェットアニールした後の酸化物を示す。 【００５８】 図８Ｇに、ゲートコンタクト３２の形成を例示する。前述したように、ゲートコンタクト３２は、ｐ型ポリシリコンであっても良いし、他の好適なコンタクト材料であっても良いし、また当業者に知られた技術を用いて形成してパターニングしても良い。あるいは、図８Ｆの酸化物２８とゲートコンタクト３２とを、一緒に形成してパターニングしても良い。最後に図８Ｈに、ソースおよびドレインコンタクト３０および３４の形成を例示する。これらは、蒸着（ｅｖａｐｏｒａｔｉｖｅ　ｄｅｐｏｓｉｔｉｏｎ）、スパッタリング、または当業者に知られた他のこのような技術によって形成しても良い。好ましくは、ソースおよびドレインコンタクト３０および３４は、ニッケルであり、形成した後に約８２５℃でアニールして、オーミックコンタクトの特性を向上させる。」 （２）したがって、上記引用例４には次の発明（以下、「引用例４発明」という。）が記載されていると認められる。 「ＭＯＳＦＥＴの製造方法であって、 マスク１００を低濃度ドープされた炭化ケイ素のｎ－ドリフト層１２上に形成してパターニングした後、不純物をｎ型層１２中に注入して、ｐ－ウェル２０を形成し、 マスク１００を用いてｎ型注入１０２を行い、 マスク１００を取り除いてマスク１０４を形成してパターニングした後、マスク１０４を用いてｎ型不純物を注入して、ｎ＋領域２４を形成し、 マスク１０４も取り除いてマスク１０６を形成してパターニングした後、マスク１０６を用いてｐ型不純物を注入して、ｐ＋領域２２を形成し、 マスク１０６の除去とともに、ｎ＋層１０の形成し、 ゲート酸化物２８を形成し、パターニングし、 ゲートコンタクト３２を形成し、 ソースおよびドレインコンタクト３０および３４を形成する、 方法。」 ５　引用例５について 原査定の拒絶の理由に引用された特開２００１－０７７１１２号公報(以下、「引用例５」という。）には、図面とともに次の事項が記載されている。 （１）「【００７６】一方、Ｓｉ基板１の表面がＳｉＯ2 アモルファス層や他の化学種や薄膜によって覆われている場合には、Ｓｉ基板１をさらに８００～９００℃の範囲の温度に保持する。この時、表面を被覆していた他の化学種や薄いＳｉＯ2 アモルファス層がＳｉ基板１の表面から脱離する。すると、図２（ｂ）に示すように、Ｓｉ基板１の表面上にダングリングボンド２が残される。そこで、図２（ｃ）に示すように、終端用化学種１１をＳｉ基板１上のダングリングボンド２に供給する。 【００７７】その結果、図２（ｄ）に示すように、この化学種１１を終端原子１２として残して、ダングリングボンド２を終端させる。このときに用いる終端用化学種１１としては、水素（Ｈ），Ｍｇ，硫黄（Ｓ），窒素（Ｎ），アルミニウム（Ａｌ）などのうちのいずれか１つが選ばれる。 【００７８】以上のように、いずれにしても、Ｓｉ基板１の表面上のダングリングボンドを終端原子１２によって終端させてから、ＡｌＮのエピタキシャル成長処理を行なう。」 （２）したがって、上記引用例５には次の発明（以下、「引用例５発明」という。）が記載されていると認められる。 「ダングリングボンドを終端させる方法であって、 ダングリングボンドにアルミニウム（Ａｌ）を供給し、ダングリングボンドを終端させる方法。」 ６　引用例６について 原査定の拒絶の理由に引用された特開２００４－２１４６６２号公報(以下、「引用例６」という。）には、図面とともに次の事項が記載されている。 （１）「【００３０】 本発明の１つ又は複数の態様による図４～１５に移って、トランジスタ４００を形成する方法の一例が提供される。トランジスタ４００が半導体基板４０２の上に形成され、その間に、ゲート誘電体を形成するために用いられる高誘電率誘電体材料層の最表面の電気的活性欠陥がパッシベーション処理される。トランジスタ４００は、開発の種々の段階でのトランジスタ４００の断面図を参照して、図４～１５に描かれている。 【００３１】 最初に、高誘電率誘電体材料の層４０４が基板４０２全面に形成される（図４）。基板４０２は一般にシリコンを含み、一方、高誘電率誘電体材料層４０４は、二酸化ケイ素（ＳｉＯ２）の誘電率又は約３．９よりも大きな誘電率を有する任意の多数の適切な材料を、独立に又は組み合わせて含むことができる。それらの高誘電率材料は、例えば、誘電率がそれぞれ７～９、２０～２６、３０、及び＞２００である、窒化ケイ素（ＳｉＮ４）、五酸化タンタル（Ｔａ２Ｏ５）、酸化チタン（ＴｉＯ２）、チタン酸ストロンチウムバリウム（ＢＳＴ）を含むことができ、同様に、Ａｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２、酸窒化ジルコニウム、酸窒化ハフニウム、ケイ酸ジルコニウム、ケイ酸ハフニウム、酸窒化ケイ素ジルコニウム、酸窒化ケイ素ハフニウム、又は他の適切な材料を含むことができる。高誘電率誘電体材料層４０４が、例えば、スピンオン技術、スパッタ技術（例えばマグネトロン又はイオンビームスパッタ）、化学的気相成長（ＣＶＤ）などの成長及び／又は堆積技術を含む多くの任意の手法によって、基板４０２全面に形成できることを認識すべきである。 【００３２】 高誘電率誘電体材料層４０４上の最表面４０６（仮想的に描かれている）は、そこに付帯する複数の電気的活性欠陥４０８（これも仮想的に描かれている）を有する。次いで、固体材料４１０が高誘電率誘電体材料層４０４上に形成される（図５）。固体材料層４０６は、例えば、成長、堆積及び／又はスピンオン技術など任意の適切な手法によって、高誘電率誘電体材料層４０４の全面に形成することができる。固体材料層４０６は、例えば、少なくとも１つのリン酸ケイ酸ガラス（ＰＳＧ）及びリン（Ｐ）注入ＳｉＯ２を含むことができ、また、少なくともいくつかの型のドーパント材料４１２（その中に影を付けて描かれている）を含む。また、固体材料層は、例えば、約５０～１０００オングストロームの厚さを有することもできる。 【００３３】 次いで、少なくともいくつかのドーパント材料４１２は、高誘電率誘電体材料層４０４の最表面４０６に追い込まれ、高誘電率誘電体材料層４０４の最表面４０６内に位置する少なくともいくつかの電気的活性欠陥４０８がパッシベーション処理される（図６）。固体材料層４１０は、ドーパントを高誘電率誘電体材料層４０４に追い込むのを容易にするために、例えば、約２５０～１０００℃の温度で約１秒～１時間加熱することができる。ドーパント４１２の少なくともいくつかの特性によって、ドーパントは電気的活性欠陥４０８に誘引され、少なくともいくつかの欠陥４０８を中和する。 【００３４】 本発明の１つ又は複数の他の態様によれば、固体材料層４１０もまた、少なくとも１つの酸化ホウ素（Ｂ２Ｏ３）及びＰ２Ｏ５からなることができ、約５０～１０００オングストロームの厚さを有することができ、ドーパント４１２を高誘電率誘電体材料層４０４に追い込んで電気的活性欠陥４０８をパッシベーション処理するために、例えば、約２５０～６５０℃で約２０～４０分間加熱することができる。」 （２）したがって、上記引用例６には次の発明（以下、「引用例６発明」という。）が記載されていると認められる。 「高誘電率誘電体材料層４０４の最表面４０６内に位置する少なくともいくつかの電気的活性欠陥４０８をパッシベーション処理する方法であって、 高誘電率誘電体材料の層４０４を基板４０２全面に形成し、 Ｐ２Ｏ５からなる固体材料４１０を高誘電率誘電体材料層４０４上に形成し、 約２５０～１０００℃の温度で約１秒～１時間加熱することで、ドーパントを高誘電率誘電体材料層４０４に追い込み、 電気的活性欠陥４０８を中和する、 方法。」 ７　引用例７について 原査定の拒絶の理由に引用された特開２００６－１００３５７号公報(以下、「引用例７」という。）には、図面とともに次の事項が記載されている。 （１）「【０００８】 《製造方法》 次に、図１に示した本発明の第１の実施の形態による炭化珪素半導体装置の製造方法を、図２（ａ）～図３（ｈ）を用いて説明する。 まず、図２（ａ）に示すように、Ｎ＋型の炭化珪素基板１の上にＮ－型のドレイン領域２をエピタキシャル成長させて形成したＮ型の炭化珪素半導体基体上に、酸化防止膜（マスク層）８として、例えば、ＬＰ－ＣＶＤ法によって形成された窒化シリコン膜を堆積している。さらに、窒化シリコン膜の酸化防止膜８上に、フォトリソグラフィとエッチングにより所定の開口を有するマスク層９を形成する。 次に、図２（ｂ）に示すように、マスク層９をマスクとして用いて、例えば反応性イオンエッチング（ドライエッチング）により、酸化防止膜８とドレイン領域２の表層部をエッチングし、ドレイン領域２は所定の深さをエッチングして溝１５を形成する。なお、窒化シリコン膜の酸化防止膜８及びドレイン領域２をエッチングする方法として、異方性のあるエッチング方法であれば他のエッチング方法を用いてもよい。 次に、図２（ｃ）に示すように、エッチングされたドレイン領域２にはドライエッチングよってエッチングダメージが生じているため、それを取り除くために、例えば１１００℃のドライＯ２酸化にて犠牲酸化を行い、犠牲酸化膜１０を形成する。このとき、本実施の形態においては、酸化防止膜８としてＬＰＣＶＤによって形成された窒化シリコン膜を用いているため、炭化珪素からなるドレイン領域２と比較的酸化レートが近いことから、同程度の犠牲酸化膜１０が窒化シリコン膜の酸化防止膜８上にも形成される。このため、ドレイン領域２の側壁上端部と酸化防止膜８の端部はほぼ同一面を維持できる。なお、犠牲酸化膜１０の形成方法としては、ドライＯ２酸化での酸化を一例としてあげているが、ドレイン領域２のエッチングダメージが入った領域を酸化膜中に取り込めさえできれば、どのような方法でもかまわない。 【０００９】 次に、図２（ｄ）に示すように、犠牲酸化膜１０（図２（ｃ））を例えばフッ化アンモニウムとフッ酸との混合溶液でウエットエッチングして除去する。 次に、図３（ｅ）に示すように、例えばＳＯＧなどリフローが可能な材料を用いて、埋め込み領域１１を形成する。本実施の形態においては、酸化防止膜８の溝も含む溝１５の上端部とほぼ同一面となるように埋め込み領域１１を形成した場合を示しているが、少なくともドレイン領域２と酸化防止膜８との接合界面に接するように形成されていれば、完全に埋まっていなくても、もしくは該溝からはみ出していても問題ない。また、埋め込み領域１１を形成する際に、酸化防止膜８上にも埋め込み領域の材料を形成し、その後、エッチバックして埋め込み領域を形成してもよい。」 （２）「【００２１】 次に、本構造の動作について説明する。基本的には図１の構造と同様であるが、このような構成にすることにより、遮断性能がさらに向上する。すなわち、ヘテロ半導体領域３及び第二のヘテロ半導体領域１２とドレイン領域２とのヘテロ接合界面には、それぞれ伝導電子に対するエネルギー障壁が形成されているためである。このとき、ヘテロ半導体領域３及び第二のヘテロ半導体領域１２は共にシリコン材料からなるため、炭化珪素からなるドレイン領域２とのエネルギー障壁差ΔＥｃはほぼ同様となる。しかし、Ｎ型であるヘテロ半導体領域３とＰ型である第二のヘテロ半導体領域１２とでは、伝導帯からフェルミ準位までのエネルギーで示されるフェルミエネルギーに差があるため、ドレイン領域２の接合界面に伸びる空乏層の幅が異なる。つまり、第二のヘテロ半導体領域１２との接合界面から伸びる空乏層幅は、ヘテロ半導体領域３との接合界面から伸びる空乏層幅よりも大きいため、より高い遮断性、すなわち漏れ電流を低減することができる。さらに、例えば第二のヘテロ半導体領域１２の不純物濃度をヘテロ半導体領域３の不純物濃度よりも高く設定した場合、第二のヘテロ半導体領域１２とヘテロ半導体領域３とで構成されるＰＮダイオードのビルトイン電界によって生じる空乏層がヘテロ半導体領域３側に伸張することから、ヘテロ半導体領域３とドレイン領域とのヘテロ接合部における漏れ電流をさらに低減することもできる。 さらに本構造において、ヘテロ半導体領域３をゲート電極５からゲート電界が及ぶ程度の幅に設計した場合、例えばゲート電極５を負電位として、例えばヘテロ半導体領域３の全域に反転領域を形成すれば、半導体装置としての遮断性をますます高めることも可能である。 〈図９の構造〉 図９の構造は、図１の構造において、ゲート絶縁膜４とドレイン領域２との間の所定部分に、ドレイン領域２より高濃度のＮ＋型の導通領域１３が形成されている。以下、製造方法の一例について説明する。 例えば、図２（ｄ）に示した状態において、例えばＰＯＣｌ３雰囲気中にてより高い温度でリンドーピングを行うと、炭化珪素表面にリンが導入され、Ｎ＋型の導通領域１３が形成される。なお、不純物の導入は固相拡散による不純物導入を用いても、あるいは例えばイオン注入などの不純物導入方法を用いてもよい。 このような構成にすることにより、導通状態においては、ヘテロ半導体領域３と導通領域１３とのヘテロ接合のエネルギー障壁を緩和させ、ヘテロ半導体領域３から導通領域１３を介してドレイン領域２へと多数キャリアが流れやすくなり、より高い導通特性を得、さらにオン抵抗を低減することができる。」 （３）したがって、上記引用例７には次の発明（以下、「引用例７発明」という。）が記載されていると認められる。 「Ｎ型の炭化珪素半導体基体上にＮ＋型の導通領域１３を形成する方法であって、 Ｎ型の炭化珪素半導体基体上に窒化シリコン膜を堆積し、 ＰＯＣｌ３雰囲気中にてより高い温度でリンドーピングを行うことにより、炭化珪素表面にリンが導入され、Ｎ＋型の導通領域１３が形成される、 方法。」 ８　引用例８について 原査定の拒絶の理由に引用された特開２００９－０４３８８０号公報(以下、「引用例８」という。）には、図面とともに次の事項が記載されている。 （１）「【００２４】 （第１の実施形態） 以下、本発明による炭化珪素半導体装置の製造方法を説明する。本実施形態は、第１の実施形態に係る炭化珪素半導体装置の製造方法であり、図３（ａ）～（ｌ）は、その製造工程での断面図である。 【００２５】 まず、図３（ａ）に示すように、４Ｈ－ＳｉＣの（０００１）面から８度のオフ角を持つ炭化珪素基板１を用意する。炭化珪素基板１には、ｎ型不純物が８×１０１８ｃｍ－３程度ドープされている。熱ＣＶＤ等により、炭化珪素基板１の主面上に炭化珪素基板１よりも低濃度のｎ型不純物を含む高抵抗の炭化珪素層２をエピタキシャル成長させる。このとき、例えば、原料ガスとしてシラン（ＳｉＨ４）とプロパン（Ｃ３Ｈ８）を、キャリアガスとして水素（Ｈ２）を、ドーパントガスとして窒素（Ｎ２）をそれぞれ用いる。例えば１４００Ｖの耐圧を備えたＭＩＳＦＥＴを製造する場合には、高抵抗の炭化珪素層２の不純物濃度は１×１０１５ｃｍ－３～１×１０１６ｃｍ－３であることが望ましく、その厚さは１０μｍ以上であることが望ましい。 【００２６】 次に炭化珪素層２の一部に、ｐ型不純物（アルミニウム，ホウ素など）をイオン注入によりドープして、ｐウェル領域４を形成する。ｐウェル領域４の形成の際には、まず、注入マスクとなる厚さ３μｍ程度のシリコン酸化膜（図示せず）を炭化珪素層２の上面上に堆積し、フォトリソグラフィーおよびドライエッチングによって、シリコン酸化膜のうちｐウェル領域４を形成する部分のみに開口を設ける。その後、注入欠陥を低減するために、基板温度を５００℃以上の高温に保ってアルミニウムまたはボロンのイオン注入を行ない、イオン注入の後、マスクとして用いたシリコン酸化膜をフッ酸水溶液によって除去する。ｐウェル領域４におけるｐ型不純物の濃度は、通常１×１０１７ｃｍ－３前後から１×１０１８ｃｍ－３であり、ｐウェル領域４の深さはピンチオフしないように１μｍ前後とする。 【００２７】 次にｐウェル領域４の表面部の一部に高濃度のｎ型不純物（窒素等）をイオン注入によってドープして、ｎ型不純物領域５を形成する。その際、基板上に、注入マスク３となる厚さ１μｍ程度のシリコン酸化膜を堆積し、フォトリソグラフィーおよびドライエッチングによって、シリコン酸化膜のうちｎ型不純物領域５を形成する部分のみに開口を設ける。そして、注入欠陥を低減するために、基板温度を５００℃以上の高温に保って、イオン注入を行ない、イオン注入の後、マスクとして用いたシリコン酸化膜をふっ酸によって除去する。このｎ型不純物領域５は、ＭＩＳＦＥＴのソースとして機能する。なお、ｎ型不純物領域５における不純物濃度がｐ型不純物領域７の不純物濃度と同程度の場合には、ｎ型不純物領域５形成のための注入マスクがｐ型不純物領域７を覆っている必要がある。また、ソース領域４の深さは、ｐ型不純物領域７の深さよりは浅く、例えば２００ｎｍ程度である。 【００２８】 次に、図３（ｂ）に示すよう、マスク６を用いて、ｐウェル領域４と後に形成されるオーミック電極１５とのコンタクトをとるために、ｐウェル領域４の表面部の一部にｐ型不純物をイオン注入によって高濃度でドープして、ｐ型不純物領域７を形成する。ｐ型不純物領域７の厚みは２００ｎｍ前後で、不純物の濃度は約５×１０１９ｃｍ－３以上であり、好ましくは、２×１０２０ｃｍ－３以上である。このとき、イオン注入の方法は、ｐウェル領域４の形成と同じである。 【００２９】 次に注入された不純物を活性化するために、アルゴンなどの不活性ガスの雰囲気中で、１７００℃、３０分の活性化アニールを施す。このとき、炭化珪素層２、ｐウェル領域４、ｐ型不純物領域７及びｎ型不純物領域５の露出している表面には、高さ１０ｎｍ～１００ｎｍ程度のマクロステップや、ヒロックが生じ、表面粗さが大きくなり、表面の平滑性が悪化する。 【００３０】 次に、図３（ｃ）に示すように、たとえば熱ＣＶＤにより、炭化珪素層２，ｐウェル領域４，ｎ型不純物領域５及びｐ型不純物領域７の上にチャネル層８をエピタキシャル成長させる。チャネル層８の形成の際には、例えば、原料ガスとしてシラン（ＳｉＨ４）とプロパン（Ｃ３Ｈ８）を、キャリアガスとして水素（Ｈ２）を、ドーパントガスとして窒素（Ｎ２）をそれぞれ用いる。その後、チャネル層８のうちｎ型不純物領域５，ｐ型不純物領域７の上方に位置する部分を、例えばＲＩＥなどによって除去して、コンタクトホールを設ける。 【００３１】 次に、チャネル層８，ｎ型不純物領域５及びｐ型不純物領域７の露出している表面を熱酸化して、シリコン酸化膜からなるゲート絶縁膜９を形成する。例えば、石英管中で基板を保持し、酸素を流量２．５（ｌ／ｍｉｎ）で石英管中に導入し、石英管内の温度を１１８０℃に保って２．５時間、熱酸化することで厚み約７０ｎｍの熱酸化膜を形成できる。 【００３２】 次に、減圧ＣＶＤにより、厚さ５００ｎｍのポリシリコン膜を堆積し、例えば、ＲＩＥなどにより、ゲート電極１０のうちコンタクトホール内及びその周囲に位置する部分を除去することにより、ゲート絶縁膜９上にポリシリコン層１０を形成する。 【００３３】 次に、図３（ｄ）に示すように、プラズマＣＶＤにより、炭化珪素層２の表面及びゲート電極１０を覆う、リンを含まないシリコン酸化膜からなる第２層間絶縁膜１１を１００ｎｍ前後成長させる。 【００３４】 次に、図３（ｅ）に示すように、ここで、通常のフォトリソグラフィー、ＲＩＥにより、第２層間絶縁膜１１のうち、ｐ型不純物領域７以外の部分を除去する。 【００３５】 次に、図３（ｆ）に示すように、ｎ型不純物領域５に接触し、かつ、炭化珪素層２の表面及びゲート電極１０を覆う第１層間絶縁膜１２として厚さ１μｍ程度のリンを含むシリコン酸化膜（ＰＳＧ）を堆積する。 【００３６】 次に、図３（ｇ）に示すように、平坦化のため、窒素、アルゴンなどの不活性ガス中で９５０℃前後の温度で、３０分以上の熱処理を施す。炭化珪素半導体では比較的低い熱処理にも関わらず、ＰＳＧからのリン拡散により、ｎ型不純物領域５の表面には、リン拡散不純物領域１３が形成できる。この一方、ｐ型不純物領域７上は、第２層間絶縁膜１１でカバーすることにより、リン拡散を抑制できる。 【００３７】 次に、図３（ｈ）に示すように、ＲＩＥ等により、第１層間絶縁膜１２を貫通してリン拡散不純物領域１３及びｐ型不純物領域７に達するコンタクトホールを形成する。 【００３８】 次に、図３（ｉ）に示すように、オーミック用金属膜１４（ニッケルまたはチタン）で真空蒸着などによって、第１層間絶縁膜１２上、及び第１層間絶縁膜１２が除去されている領域（オーミック電極１５が形成される部分）に堆積する。堆積する金属膜厚は、１００ｎｍ前後、好ましくは、５０ｎｍ以上２００ｎｍ以下であることが望ましい。 【００３９】 次に、図３（ｊ）に示すように、第１層間絶縁膜１２上のオーミック用金属膜１４をオーミック電極１５となる部分以外をＲＩＥのドライエッチングまたはウェットエッチングにより除去する。ウェットエッチングによる除去の場合、オーミック用金属膜１４がニッケルの場合は、燐酸系エッチング薬液を用い、チタンの場合は、過酸化水素水を含む燐酸系エッチング薬液またはフッ酸水溶液を用いる。 【００４０】 次に、図３（ｋ）に示すように、窒素、アルゴンなどの不活性ガス中で１分以上の熱処理を施す。この熱処理によって、第１層間絶縁膜１２が除去されているリン拡散不純物領域１３及びｐ型不純物領域７の上に、オーミック用金属膜１４のニッケルまたはチタンと炭化珪素中のシリコンが選択的に反応し、シリサイド層を含むオーミック電極１５が形成される。熱処理温度は、ニッケルまたはチタンと炭化珪素中のシリコンがシリサイド反応し、かつ層間膜材料として使用するＳｉＯ２等の材料の変質や変形を防止するため、８５０℃以上１０００℃以下が望ましい。より好ましくは、９００℃以上９５０℃以下である。 【００４１】 その後、図３（ｌ）に示すように、厚さ３μｍ程度のアルミニウム膜を真空蒸着等で堆積し、通常のフォトリソグラフィー，エッチングによってパタ－ニングすることにより、パッド用電極１６を形成する。その後、ドレイン電極１７として、Ｔｉ，Ｎｉ，Ａｕ，Ａｇ，Ｐｔ等のいずれか１つまたは積層膜を真空蒸着等で堆積し、裏面電極を形成する。 【００４２】 このようにして、二重注入型ＭＩＳＦＥＴが完成する。このＭＩＳＦＥＴのチャネル移動度は３０ｃｍ２／Ｖｓｅｃ以上と高く、オフ耐圧１０００Ｖでオン抵抗は５ｍΩ・ｃｍ２以下であった。」 （２）したがって、上記引用例８には次の発明（以下、「引用例８発明」という。）が記載されていると認められる。 「炭化珪素半導体装置の製造方法であって、 炭化珪素基板１を用意し、 炭化珪素基板１の主面上に炭化珪素基板１よりも低濃度のｎ型不純物を含む高抵抗の炭化珪素層２をエピタキシャル成長させ、 炭化珪素層２の一部に、ｐ型不純物をイオン注入によりドープして、ｐウェル領域４を形成し、 ｐウェル領域４の表面部の一部に高濃度のｎ型不純物をイオン注入によってドープして、ｎ型不純物領域５を形成し、 ｐウェル領域４と後に形成されるオーミック電極１５とのコンタクトをとるために、ｐウェル領域４の表面部の一部にｐ型不純物をイオン注入によって高濃度でドープして、ｐ型不純物領域７を形成し、 注入された不純物を活性化するために、アルゴンなどの不活性ガスの雰囲気中で活性化アニールを施し、 炭化珪素層２，ｐウェル領域４，ｎ型不純物領域５及びｐ型不純物領域７の上にチャネル層８をエピタキシャル成長させ、 チャネル層８のうちｎ型不純物領域５，ｐ型不純物領域７の上方に位置する部分を除去して、コンタクトホールを設け、 チャネル層８，ｎ型不純物領域５及びｐ型不純物領域７の露出している表面を熱酸化して、シリコン酸化膜からなるゲート絶縁膜９を形成し、 ゲート絶縁膜９上にゲート電極１０を形成し、 炭化珪素層２の表面及びゲート電極１０を覆う、リンを含まないシリコン酸化膜からなる第２層間絶縁膜１１を成長させ、 第２層間絶縁膜１１のうち、ｐ型不純物領域７以外の部分を除去し、 ｎ型不純物領域５に接触し、かつ、炭化珪素層２の表面及びゲート電極１０を覆う第１層間絶縁膜１２としてリンを含むシリコン酸化膜（ＰＳＧ）を堆積し、 平坦化のため、窒素、アルゴンなどの不活性ガス中で熱処理を施すことにより、ＰＳＧからのリン拡散により、ｎ型不純物領域５の表面には、リン拡散不純物領域１３が形成し、 第１層間絶縁膜１２を貫通してリン拡散不純物領域１３及びｐ型不純物領域７に達するコンタクトホールを形成し、 オーミック用金属膜１４を、第１層間絶縁膜１２上、及び第１層間絶縁膜１２が除去されている領域（オーミック電極１５が形成される部分）に堆積し、 第１層間絶縁膜１２上のオーミック用金属膜１４をオーミック電極１５となる部分以外を除去し、 窒素、アルゴンなどの不活性ガス中で熱処理を施し、 アルミニウム膜を真空蒸着等で堆積し、パタ－ニングすることにより、パッド用電極１６を形成し、 ドレイン電極１７として、Ｔｉ，Ｎｉ，Ａｕ，Ａｇ，Ｐｔ等のいずれか１つまたは積層膜を真空蒸着等で堆積し、裏面電極を形成し、 二重注入型ＭＩＳＦＥＴを形成する方法。」 ９　引用例９（当審拒絶理由において引用例２として引用された文献）について 当審拒絶理由の拒絶の理由に引用された国際公開第２００５／０８３７９６号(以下、「引用例９」という。）には、図面とともに次の事項が記載されている。 （１）「図４は、この発明の他の実施形態に係る半導体装置の構造を図解的に示す断面図である。この半導体装置は、蓄積型ＭＯＳＦＥＴであり、半導体基板として、ｎ+型ＳｉＣ半導体基板１１が用いられている。 ｎ+型ＳｉＣ半導体基板１１の表面には、ｎ+型ＳｉＣ半導体基板１１よりも低い不純物濃度を有するｎ-型ＳｉＣ半導体エピタキシャル層１２が形成されている。ｎ-型ＳｉＣ半導体エピタキシャル層１２の表層部には、ｐ型不純物領域１３が形成されており、さらに、このｐ型不純物領域１３内の表層部には、ｎ+型ソース領域１４およびｎ+型ドレイン領域１５が互いに適当な間隔を空けて形成されている。また、ｎ+型ソース領域１４とｎ+型ドレイン領域１５との間のチャネル領域には、ｎ型蓄積層１６が形成されている。 ｐ型不純物領域１３は、ｎ-型ＳｉＣ半導体エピタキシャル層１２の表面から０．５～０．７μｍの深さを有している。ｎ+型ソース領域１４およびｎ+型ドレイン領域１５は、ｎ-型ＳｉＣ半導体エピタキシャル層１２の表面から０．２～０．３μｍの深さを有している。また、ｎ型蓄積層１６は、ｎ-型ＳｉＣ半導体エピタキシャル層１２の表面から０．０５～０．１μｍの深さを有している。 ｎ+型ソース領域１４およびｎ+型ドレイン領域１５上には、それぞれソース電極１７およびドレイン電極１８が形成されている。また、ソース電極１７とドレイン電極１８との間におけるｎ-型ＳｉＣ半導体エピタキシャル層１２上には、ゲート酸化膜１９が形成されており、このゲート酸化膜１９上には、ゲート電極２０が形成されている。 図５は、ｐ型不純物領域１３が有する不純物プロファイルを示す図である。ｐ型不純物領域１３は、ｎ+型ＳｉＣ半導体基板１１の表面にｎ-型ＳｉＣ半導体エピタキシャル層１２をエピタキシャル成長させて形成した後、このｎ-型ＳｉＣ半導体エピタキシャル層１２の表層部に、たとえば、ｐ型不純物であるアルミニウム（Ａｌ）を４００ｋｅＶ（一定）の注入エネルギーでイオン注入することによって形成される。すなわち、注入エネルギーが４００ｋｅＶの１段イオン注入によってｐ型不純物領域１３が形成される。 このようにして、ｎ-型ＳｉＣ半導体エピタキシャル層１２の表面からの深さ０．７μｍ（７０００Å）程度のｐ型不純物領域１３を形成した場合、そのｐ型不純物領域１３は、最深部（ｎ-型ＳｉＣ半導体エピタキシャル層１２との境界部）付近におけるｐ型不純物濃度（原子密度）が１０18／ｃｍ3以上の高濃度であり、ｎ-型ＳｉＣ半導体エピタキシャル層１２に導入された不純物の一部はＳｉＣ結晶に衝突して跳ね返されるため、その最深部付近をピークとして表面に近づくほどｐ型不純物濃度が連続的かつ緩やかに低くなり、表面付近におけるｐ型不純物濃度が１０15／ｃｍ3程度となるような不純物プロファイルを有する。 ｎ-型ＳｉＣ半導体エピタキシャル層１２のｎ型不純物濃度（原子密度）は、１０16／ｃｍ3程度でほぼ一定であるから、ｐ型不純物領域１３の表層部（チャネル領域）では、ｐ型不純物濃度がｎ型不純物濃度よりも小さくなり、その結果、ｐ型不純物領域１３の表層部にｎ型が現れることによってｎ型蓄積層１６が形成される。 こうして形成されるｎ型蓄積層１６を有する蓄積型ＭＯＳＦＥＴは、図６に示すように、注入エネルギーを４段階に変化させてイオン注入（４段イオン注入）を行うことにより、ｎ-型ＳｉＣ半導体エピタキシャル層の表層部にｐ型不純物領域１３とほぼ同じ深さを有するｐ型不純物領域を形成した従来型のＭＯＳＦＥＴよりも優れた特性を有する。 すなわち、従来型のＭＯＳＦＥＴは、閾値電圧が８．０Ｖ程度であり、チャネル移動度が１８．３ｃｍ2／Ｖｓ程度である。また、ゲート電圧が１５Ｖのときのドレイン電流の大きさが１９μＡ程度である。これに対し、蓄積型ＭＯＳＦＥＴは、閾値電圧を３．３Ｖ程度に低減させることができる。しかも、閾値電圧は正の値であり、パワースイッチング素子に要求されるノーマリオフ型を示している。また、チャネル移動度が２４ｃｍ2／Ｖｓ程度に向上されている。さらに、ゲート電圧が１５Ｖのときのドレイン電流の大きさは４２μＡ程度であり、従来型のＭＯＳＦＥＴに比べてオン抵抗値がほぼ半減している。」（第６頁１行～第７頁２２行） （２）したがって、上記引用例９には次の発明（以下、「引用例９発明」という。）が記載されていると認められる。 「蓄積型ＭＯＳＦＥＴであって、 半導体基板として、ｎ+型ＳｉＣ半導体基板１１を用い、 ｎ+型ＳｉＣ半導体基板１１の表面に、ｎ+型ＳｉＣ半導体基板１１よりも低い不純物濃度を有するｎ-型ＳｉＣ半導体エピタキシャル層１２を形成し、 ｎ-型ＳｉＣ半導体エピタキシャル層１２の表層部に、ｐ型不純物領域１３が形成し、 ｐ型不純物領域１３内の表層部に、ｎ+型ソース領域１４およびｎ+型ドレイン領域１５を互いに適当な間隔を空けて形成し、 ｎ+型ソース領域１４とｎ+型ドレイン領域１５との間のチャネル領域に、ｎ-型ＳｉＣ半導体エピタキシャル層１２の表面から０．０５～０．１μｍの深さを有するｎ型蓄積層１６を形成し、 閾値電圧は正の値であり、パワースイッチング素子に要求されるノーマリオフ型を示す、 蓄積型ＭＯＳＦＥＴ。」 １０　引用例１０（当審拒絶理由において引用例１として引用された文献）について 当審拒絶理由の拒絶の理由に引用された特開平１１－２６１０６１号公報(以下、「引用例１０」という。）には、図面とともに次の事項が記載されている。 （１）「【０００１】 【発明の属する技術分野】本発明は、炭化珪素半導体装置及びその製造方法に関し、特に絶縁ゲート型電界効果トランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦＥＴに関するものである。」 （２）「【００５５】・・・　前　略　・・・ （第２実施形態）上記第１実施形態では、電流が縦方向（基板の厚み方向）に流れる縦型パワーＭＯＳＦＥＴに本発明の一実施形態を適用した場合について説明したが、本実施形態では電流が基板の横方向（基板の表面に平行な方向）に流れるＭＯＳＦＥＴに本発明の一実施形態を適用した場合について説明する。 【００５６】図７に、本実施形態におけるＭＯＳＦＥＴを示す。この図に示すように、ｐ型半導体基板１０１の表層部には、チャネル領域を構成するチャネル層１０２が形成されている。このチャネル層１０２は中性不純物が少ないもので構成されている。そして、このチャネル層１０２の一端にはソースコンタクト用のｎ+ 型領域１０３が形成されており、他端にはドレインコンタクト用のｎ+ 型領域１０４が形成されている。また、チャネル層１０２の上には、ゲート酸化膜１０５を介してゲート電極層１０６が形成されている。 【００５７】このように構成されたＭＯＳＦＥＴは、ｐ型半導体基板１０１の表層部に形成されたチャネル層１０２をチャネル領域として、ｐ型半導体基板１０１の横方向へ電流を流すようになっている。このとき、上述したように、チャネル層１０２を中性不純物が少ないもので構成しているため、キャリア移動度を向上させることができる。 【００５８】次に、図７に示すＭＯＳＦＥＴの製造方法について図８（ａ）～（ｃ）に基づいて説明する。 〔図８（ａ）に示す工程〕まず、表層部においてｐ型不純物の量が少なくなっているｐ型半導体基板１０１を用意する。このｐ型半導体基板１０１は、内部に均等にｐ型不純物が含有された半導体基板に対し、上記第１実施形態に示した外部拡散工程を行うことで製造できる。このｐ型半導体基板１０１は、図７に示すＭＯＳＦＥＴを製造するのに適している。 【００５９】〔図８（ｂ）に示す工程〕ｐ型半導体基板１０１の表面に酸化膜１１０を成膜し、フォトリソグラフィ工程を経て、酸化膜１１０の所定領域を開口させる。そして、酸化膜１１０をマスクとして、ｎ型不純物（例えば、Ｎ+ 等）をイオン注入して、チャネル層１０２を形成する。 【００６０】このとき、ｐ型不純物の量がが少なくなったｐ型半導体基板１０１の表層部にチャネル層１０２を形成しているため、チャネル層１０２は中性不純物が少ないもので形成される。また、ｐ型不純物を補償するために必要とされるｎ型不純物のイオン注入も少なくてすむため、イオン注入による結晶欠陥を少なくすることができる。 【００６１】〔図８（ｃ）に示す工程〕酸化膜１１０を除去したのち、再びｐ型半導体基板１０１の表面に酸化膜１１１を成膜し、フォトリソグラフィ工程を経て、酸化膜１１１の所定領域を開口させる。そして、酸化膜１１１をマスクとしてｎ型不純物（例えば、Ｎ+ 等）をイオン注入して、ソースコンタクト用のｎ+ 型層１０３及びドレインコンタクト用のｎ+ 型層１０４を形成する。 【００６２】この後、酸化膜１１１を除去したのち、ゲート酸化膜１０５、ゲート電極１０６を順に形成し、さらに図示しないが層間絶縁膜を介してソース電極層及びドレイン電極層を形成する等して、図７に示すＭＯＳＦＥＴが完成する。このように、電流が横方向に流れるＭＯＳＦＥＴ等に本発明の一実施形態を適用することも可能である。」 （３）図７を参照すると、「チャネル層１０２」は、「ｐ型半導体基板１０１」の表面に形成されていることがわかる。 （４）したがって、上記引用例１０には次の発明（以下、「引用例１０発明」という。）が記載されていると認められる。 「炭化珪素半導体装置の製造方法であって、 表層部においてｐ型不純物の量が少なくなっているｐ型半導体基板１０１を用意し、 ｐ型半導体基板１０１の表面に酸化膜１１０を成膜し、酸化膜１１０の所定領域を開口し、酸化膜１１０をマスクとして、キャリア移動度を向上させるためにｎ型不純物（例えば、Ｎ+ 等）をイオン注入して、ｐ型半導体基板１０１の表面にチャネル層１０２を形成し、 酸化膜１１０を除去したのち、再びｐ型半導体基板１０１の表面に酸化膜１１１を成膜し、酸化膜１１１の所定領域を開口し、酸化膜１１１をマスクとしてｎ型不純物（例えば、Ｎ+ 等）をイオン注入して、ソースコンタクト用のｎ+ 型層１０３及びドレインコンタクト用のｎ+ 型層１０４を形成し、 酸化膜１１１を除去したのち、ゲート酸化膜１０５、ゲート電極１０６を順に形成し、さらに層間絶縁膜を介してソース電極層及びドレイン電極層を形成する、 炭化珪素半導体装置の製造方法。」 １１　引用例１１（当審拒絶理由において引用例３として引用された文献）について 当審拒絶理由の拒絶の理由に引用された国際公開第２００３／０２８１１０号(以下、「引用例１１」という。）には、図面とともに次の事項が記載されている。 （１）「技術分野 本発明は、蓄積型ＭＩＳＦＥＴ構造を有する半導体装置に係り、特に、パワー素子におけるノーマリオフ動作の実現対策に関するものである。 背景技術 炭化珪素（以下、「ＳｉＣ」という）は、バンドギャップが大きく、他の半導体材料と比べて高い絶縁破壊特性を有するので、低損失パワーデバイスへの適用が期待されている。ＳｉＣ層の上には、ＳｉＣを熱酸化することによって比較的良質の二酸化珪素（ＳｉＯ2 ）膜が形成されるので、電力変換用のＳｉＣデバイスの構造として、絶縁ゲート型の構造を採用することが有力と考えられる。 しかし、ＳｉＣ層の上に形成されるゲート絶縁膜用の熱酸化膜には克服しなければならない課題が数多く残されている。例えば、酸化膜中の欠陥に起因して発生するＳｉＣ層の絶縁膜との界面付近の領域に存在する高密度の界面準位トラップは、ＭＩＳチャンネルにおける電子輸送機構に大きな影響を及ぼしている。例えば、ＳｉＣ層の絶縁膜との界面付近の領域に存在する界面準位トラップが、絶縁ゲート型ＳｉＣデバイスのチャンネル・コンダクタンスを著しく低下させている原因となっている。ただし、熱酸化膜中の欠陥によってＳｉＣ層中の酸化膜近傍の領域に界面準位トラップが形成される機構に関しては、現在のところほとんど調べられていない。 特に、４Ｈ－ＳｉＣからなるＳｉＣ層においては、酸化膜中の欠陥に起因して、禁制帯内の伝導帯近傍のポテンシャル位置にＥ'1センターと呼ばれるアクセプター型トラップが生じてしまい、このアクセプター型トラップは電子輸送に大きな影響を及ぼす。４Ｈ－ＳｉＣは、６Ｈ－ＳｉＣ結晶といった他のポリタイプの結晶よりもバンドギャップが広く、絶縁破壊電圧も高く、バルク移動度も高いことから、パワーデバイスへ応用するためには最適なポリタイプの結晶である。しかし、上述のアクセプタ－型トラップのために、４Ｈ－ＳｉＣ結晶からなるＳｉＣ層を用いたＭＩＳＦＥＴのチャンネル移動度は極端に低く、ＳｉＣデバイスの実用化への大きな壁となっている。 上述のように、４Ｈ－ＳｉＣを用いた反転型ＭＩＳＦＥＴにおいて、界面準位トラップが電子輸送機構に与える影響は深刻であることから、ＭＩＳＦＥＴのチャンネル移動度を高めるためにさまざまな研究が行われてきた。特に、蓄積型ＭＩＳＦＥＴの研究においては、チャンネル移動度を反転型ＭＩＳＦＥＴと比べて２倍にまで高めることに成功している。その場合、蓄積型ＭＩＳＦＥＴの本質的な意義は、チャンネルを流れる電流の深さ方向の電流密度分布において、チャンネル領域の表層を流れる電流に対する深部を流れる電流の割合を、反転型ＭＩＳＦＥＴにおけるよりも増やす構造にしたことにある。」（第１頁３行～第２頁１１行） （２）「図６は、本実施形態のｄ－ＤＡＣＦＥＴ，従来の蓄積型ＳｉＣ－ＭＩＳＦＥＴ（ＡＣＣＵＦＥＴ）及ぴ従来の反転型ＳｉＣ－ＭＩＳＦＥＴ（Ｉｎｖ）のチヤネルの深さ方向における電子の移動度（ｃｍ２／Ｖ・ｓ）の分布を示す図である。同図に示すデータは、ゲートバイアス，ドレイン電位及ぴソース電位を、図４に示すデータが得られた条件と同じ条件に設定してシミュレーションした結果得られたデータである。 同図に示すように、本実施形態のｄ－ＤＡＣＦＥＴにおいては、移動度は表面のごく近傍付近の領域（深さ０～０．０２μｍ)と内部のδドープ層２１付近の領域（深さ０．１８～０．２０μｍ)とで小さくなるが、表面のごく近傍付近の領域を除く、チャネル層のうちδドープ層よりも上方の領域（深さ０．０２～０．１８μｍ），つまり大部分の領域では、移動度が非常に大きくなつている。それに対し、従来の蓄積型ＳｉＣ－ＭＩＳＦＥＴにおいては、チャネル層全体で、移動度が低くなっていることがわかる。また、従来の反転型ＳｉＣＭＩＳＦＥＴにおいては、特にチャネル領域の表面付近の領域で極度に移動度が低下していることがわかる。」（第１４頁２５行～第１５頁１０行） （３）図６を参照すると、蓄積型ＭＩＳＦＥＴ構造を有する半導体装置（ｄ－ＤＡＣＦＥＴおよびＡＣＣＵＦＥＴ）において、チャネル層の大部分の領域で電子の移動度が５０ｃｍ２／Ｖ・ｓ以上であることがわかる。 （４）したがって、上記引用例１１には次の発明（以下、「引用例１１発明」という。）が記載されていると認められる 「チャネル層の大部分の領域で電子の移動度を５０ｃｍ２／Ｖ・ｓ以上とすように構成された、 蓄積型ＭＩＳＦＥＴ構造を有する半導体装置。」 １２　引用例１２（当審拒絶理由において引用例４として引用された文献）について 当審拒絶理由の拒絶の理由に引用された特開２００２－２２２９４３号公報(以下、「引用例１２」という。）には、図面とともに次の事項が記載されている。 （１）「【００２２】 【発明の実施の形態】以下にこの発明の実施の形態を図を用いて詳細に説明する。先ず、実施例１として請求項１～６、あるいは９～１０、に記載されている半導体装置の製造方法について、具体的な製造プロセスを図１（ａ）、（ｂ）、（ｃ）の順に示して説明する。その後、それらの請求項に記載されている効果について説明する。次いで、実施例２として請求項７、８に記載されている半導体装置の製造方法について、具体的な製造プロセスを図１（ａ）、（ｂ）、（ｄ）の順に示して説明する。その後に請求項７、８に記載されている効果について説明する。 【００２３】 【実施例】［実施例1］この実施例の具体的な製造プロセスは、図１（ａ）、（ｂ）、（ｃ）の順である。図１（ａ）のＰ型炭化珪素基板１（4H-SiC、不純物濃度：5×1015cm-3）を通常のRCA洗浄をした後に、Ｐ型炭化珪素基板１にフォトリソグラフィー用のアライメントマークをRIE（Reactive ion etching）で形成した。次いで、いくつかの試料はパンチスルー耐性の向上に対する効果を調べるために、埋め込みチャネル領域の直下に相当する深さに、アルミニウムをイオン注入することにより、Ｐ型炭化珪素基板１よりも高濃度になるようにするため、1×1016cm-3～1×1019cm-3の不純物濃度をもったパンチスルー防止領域３を形成した。 【００２４】次いで、埋め込みチャネル領域２を、窒素、燐、砒素などのＮ型不純物のイオン注入を行って形成した。例えば、燐で接合深さ（Lbc）0.3μmの埋め込みチャネル領域を形成する場合は、40～250keVで、総ドーズ量が7×1015cm-2となるように多段注入し、所望のプロファイルを形成した。本実施例では、図１（ｂ）に示すソース５、ドレイン６の深さ（Xj）とLbcの比とチャネル移度の関係を調べるために、Lbc＝0.1、0.2、0.3、0.4、0.5μmの深さの埋め込みチャネル領域２を形成した。チャネル移動度に対する埋め込みチャネル領域２の濃度依存性を調べるために、Lbc＝0.3μmにおいて、5×1015cm-3～5×1017cm-3のイオン注入をした試料を作製した。 【００２５】次いで、図１（ｂ）に示すようにソース領域あるいはドレイン領域のイオン注入用マスク４を熱酸化膜やCVD（ChemicalVapor Deposition）によるSiO2膜で形成した。本実施例では、図１（ｂ）に示すようにイオン注入マスクとして、LTO(Lowtemperature oxide)膜を用いた。LTO膜は、シランと酸素を４００℃～８００℃で反応させて、二酸化珪素をＰ型炭化珪素基板１に堆積することにより形成した。次いで、フォトリソグラフィーでソース・ドレイン領域を形成した後に、HF（フッ酸）でLTOをエッチングしてイオン注入されるソース領域あるいはドレイン領域を開口した。次いで、図１（ｂ）に示したソース５あるいはドレイン６を形成するために500℃で、窒素、燐あるいは砒素を深さ（Xj）0.5μmになるようにイオン注入する。本実施例では、埋め込みチャネル領域２の形成と同じように多段注入により、燐を用いて不純物濃度が5×1019cm-3になるように形成した。 【００２６】その後、アルゴン雰囲気中において1500℃で30分間にわたる活性化アニールを行った。次いで、図１（ｃ）に示すように1200℃で、O2あるいは、水蒸気を含むガスで約150分間あるいは、約90分間酸化して、約50nmのゲート絶縁膜７を形成した。この時、水蒸気を含むガスを用いた酸化としては、次のような方法があることが知られている。 【００２７】1）水蒸気を加熱した蒸気を酸素あるいは、不活性ガス（アルゴン、窒素、ヘリウム）で炭化珪素基板まで流す。 2）H2とO2を900℃の温度で燃焼させることにより水蒸気を発生させて炭化珪素基板まで流す。この場合にも、水蒸気を不活性ガスと一緒に流してもよい。 【００２８】ここでは、2）の方法を用いた。次いで、アルゴン中で30分間アニールした後に室温までアルゴン中で冷却した。ただし、この工程は省いてもよい。また、水蒸気を含んだ雰囲気での熱処理の効果を調べるために、一部の試料は、H2とO2を800℃の温度で燃焼して発生させた水蒸気をそのまま、炭化珪素基板まで流して、950℃で3時間熱処理をした。この際、水蒸気は、不活性ガス（アルゴン、窒素、ヘリウム）と一緒に流してもよい。 【００２９】その後にＰ型ゲート電極８を形成したが、その方法としては、次のようにいくつかの方法が知られている。 1）CVD法で多結晶ポリシリコンを形成した後に、ボロンやフッ化ボロンをイオン注入することによりＰ型多結晶シリコンを形成する。 2）CVD法で多結晶ポリシリコンを形成した後に、ボロンを含んだSiO2膜をCVD法やスピン塗布により形成し、800℃～1100℃で熱処理して拡散することにより、Ｐ型多結晶シリコンを形成する。 3）シランとジボランを一緒に流して600℃で熱処理することによりボロンを拡散しながら多結晶シリコンを成長させてＰ型多結晶シリコンを形成する。 【００３０】本実施例では、2）の方法によって、900℃で拡散時間を変えることにより不純物濃度1×1015cm-3～1×1021cm-3のＰ型多結晶シリコンを形成して、Ｐ型ゲート電極の不純物濃度とチャネル移動度の関係を調べた。いくつかの試料は、シリサイド膜の効果を調べるためにＰ型多結晶シリコン上にWSi2膜、MoSi2膜及びTiSi2膜の高融点金属シリサイド膜９を形成した。次いで、Ｐ型多結晶シリコンあるいは、シリサイド膜とＰ型ポリシリコン膜の複合膜とゲート絶縁膜をエッチングすることによりゲート電極を形成した。引き続いて、ソース領域あるいはドレイン領域上の酸化膜をエッチングしてコンタクト孔を開口した。次いで、ニッケル、チタン、アルミニウムを含有した金属あるいはこれらの積層膜を蒸着あるいは、スパッタ法で形成した後に、RIEあるいは、ウエットエッチングにより金属配線１０を形成した。本実施例では、ニッケルを蒸着した後にウエットエッチングした。次いで、良好なオーミックコンタクトを形成するために1000℃のアルゴン中で5分間の熱処理を行い、MIS電界効果型トランジスタを完成させた。」 （２）したがって、上記引用例１２には次の発明（以下、「引用例１２発明」という。）が記載されていると認められる 「半導体装置の製造方法であって、 Ｐ型炭化珪素基板１にパンチスルー防止領域３を形成し 窒素、燐、砒素などのＮ型不純物をイオン注入することにより埋め込みチャネル領域２を形成し、 窒素、燐あるいは砒素をイオン注入することによりソース５あるいはドレイン６を形成し、 ゲート絶縁膜７を形成し、 Ｐ型ゲート電極８を形成し、 ソース領域あるいはドレイン領域上の酸化膜をエッチングしてコンタクト孔を開口し、 金属配線１０を形成する、 MIS電界効果型トランジスタの製造方法。」 １３　引用例１３（当審拒絶理由において引用例７として引用された文献）について 当審拒絶理由の拒絶の理由に引用された特開昭６２－０９３９２７号公報(以下、「引用例１３」という。）には、図面とともに次の事項が記載されている。 （１）「好適実施例 工程は固体平面拡散ドーパント源（例えば、ＳＯＨＩＯ／カーボンランダムによって作られるＰＨ－１０２５リン源）をドープされるウェーハに近接して置くことからなる。ウェーハもドーパント源も急速熱処理器のチェンバ内にある。ガスが有る状態又は真空状態のどちらかが使用できる。図面を参照すると、参照番号が様々な図面の全てに亘る部分を示すように使用され、第１図には向い合って並ぶクォーツ－ハロゲンランプ１２を用いるＲＴＰ装置１０が示されている。他の適切な装置の例にはバリアンＩＴ－２００恒温焼きなまし器が使用されている。これらの焼きなまし器の他の例が、米国特許第４，３３１，４８５号、同４，３５６，３８４号、同４，４１７，３４７号、同４，４８１，４０６号及び同４，４８６，６５２号に見られる。ドーパント源１４はＲＴＰ装置１０内に置かれ、ウェーハ１６は表を下にしてドーパント源１４に面するように置かれている。別の配置が第２図に示されており、ドーパント源１４が２つのウェーハ１６の間に置かれている。第３図に示された別の実施例ではウェーハ１６が再度表を下にしてドーパント源１４に面しているが、スペーサ１８によって近接して間隔を空けられている。そのスペーサ１８はある場合には一様性が必要とされるか又は、ウェーハの前面のデバイスが拡散源と接触することから生じる可能な物理的損傷を防ぐ必要があり得る。全ての実施例において、ウェーハと、拡散源の組合せは放射線源によって急速にさらされ、ウェーハと拡散源は所望の温度（≧１０００℃）に達せられ、適切な処理時間（約２乃至２００秒）の間保持される。 第１図の実施例において、ある場合には拡散源とウェーハを異なる温度に加熱するために上部と底部のヒータ配置に異なる出力を与えることが必要となることもある。これはドーパントのドーパント源からの遊離と半導体への打ち込みの独立した制御及び付加的な融通性が可能となる。ウェーハ１６とドーピング源１４の異なる吸収スペクトルはこの目的のために使用される異なる波長の放射を可能にできる。 本発明の短い急速加熱サイクル時間は、極端に浅い拡散接合（１０００Å以下）が形成されることを可能にする。 リンがドーパント源の場合（我々はＰＨ－１０２５を用いた）、ガラス状物質Ｐ２Ｏ５はドーパントでウェーハの表面上に放出されデポジットされる。この場合は、ドーピング前の基板上の手を加えていないＳｉＯ２は、基板中へのＰの輸送を妨げることはない。また、ドーパントの覆いはＨＦ水溶液中でＳｉ基板から容易に離される。Ｐ２Ｏ５ガラスの覆いはまた、Ｓｉ又はポリシリコンの下層のキャップとして働き、ドーパントの外への拡散を防いでいる。このような外への拡散はＲＴＰにおいて、キャップのない注入された表面に見られた。 ドーパント源に面している側だけがドーパント流にさらされるので、片側ドーピングが達成される。 格子損傷はなく、例えば、注入ドーピング後に必要であるような炉又はＲＴＰステップを必要とせずにそのドーパントは電気的に能動状態にされる。パターンの決ったＳｉＯ２のようなマスキング層の使用によって選択的ドーピングが可能であるが、それは、ドーパントのマスク中への拡散がマスクの下のＳｉ中への拡散よりもずっと遅いからである。ＳｉＯ２のうちの開いた部分はドープされる。マスク及びＰ２Ｏ５のドーピング層は同様のステップ（例えば、ＨＦ水溶液中のエッチ）で離される。そのマスクはまた、ドーパント源とウェーハを接触から守っており、そして、ウェーハ表面上のデバイスへの機械的損傷を防ぎ、又、粒子の発生を防ぐことが望ましい。」（第２頁右下欄３行～第３頁左下欄１３行） （２）したがって、上記引用例１３には次の発明（以下、「引用例１３発明」という。）が記載されていると認められる 「Ｓｉ基板にリンをドープする方法であって、 リンの平面拡散ドーパント源をドープされる基板に近接して設置し、 基板と平面拡散ドーパント源の組み合わせを放射線源にさらし、 平面拡散ドーパント源からガラス状物質Ｐ２Ｏ５が基板の表面に放出されデポジットされ、 ＳｉＯ２を介してリンをＳｉ基板にドープする方法。」 第６　対比・判断 １　本願発明１について （１）対比 本願発明１と引用例１０発明とを対比すると、次のことがいえる。 ア　引用例１０発明の「炭化珪素半導体装置の製造方法」は、「ｐ型半導体基板１０１」を用いて製造されているから、引用例１０発明の「炭化珪素半導体装置の製造方法」は、本願発明１の「第１導電型の炭化ケイ素（ＳｉＣ）基板に半導体デバイスを作る方法」に相当する。 イ　本願明細書発明の詳細な説明に「第１ｎ＋ウェル３０および第２ｎ＋ウェル３２は、イオン注入により、図３Ｂに示すようにＳｉＣ基板２８内に形成される。この第１ｎ＋ウェル３０および第２ｎ＋ウェル３２はＳｉＣ　ＭＯＳＦＥＴ２６のソース領域およびドレイン領域を形成する。」（【００２３】）と記載されているように、本願発明１の「第２導電型である第１ウェルを前記ＳｉＣ基板内に設けるステップ」と「前記第２導電型である第２ウェルを前記ＳｉＣ基板内に設けるステップ」は、ＳｉＣ　ＭＯＳＦＥＴ２６のソース領域およびドレイン領域を形成するステップであるから、引用例１０発明の「ｐ型半導体基板１０１の表面に酸化膜１１１を成膜し、酸化膜１１１の所定領域を開口し、酸化膜１１１をマスクとしてｎ型不純物（例えば、Ｎ+ 等）をイオン注入して、ソースコンタクト用のｎ+ 型層１０３及びドレインコンタクト用のｎ+ 型層１０４を形成」することと変わりない。 そうすると、引用例１０発明の「ｐ型半導体基板１０１の表面に酸化膜１１１を成膜し、酸化膜１１１の所定領域を開口し、酸化膜１１１をマスクとしてｎ型不純物（例えば、Ｎ+ 等）をイオン注入して、ソースコンタクト用のｎ+ 型層１０３及びドレインコンタクト用のｎ+ 型層１０４を形成」することは、本願発明１の「第２導電型である第１ウェルを前記ＳｉＣ基板内に設けるステップ」および「前記第２導電型である第２ウェルを前記ＳｉＣ基板内に設けるステップ」に相当する。 ウ　引用例１０発明の「ｐ型半導体基板１０１の表面に」形成された「チャネル層１０２」は、「ｐ型半導体基板１０１の表面に酸化膜１１０を成膜し、酸化膜１１０の所定領域を開口し、酸化膜１１０をマスクとして、キャリア移動度を向上させるためにｎ型不純物（例えば、Ｎ+ 等）をイオン注入し」て作るものであるから、本願発明１の「前記ＳｉＣ基板上の第１ウェルと第２ウェルとの間に、所定の厚さの絶縁層を設けるステップと、表面拡散チャネルを形成するために、前記絶縁層を通じて前記ＳｉＣ基板の表面内へと１０００オングストローム未満の深さまで所定のドーパントを拡散するステップであって、前記所定のドーパントが前記絶縁層を通じて前記ＳｉＣ基板の表面に拡散されるときに、前記所定のドーパントは前記ＳｉＣ基板の前記第１ウェルと前記第２ウェルとの間に前記第２導電型の前記表面拡散チャンネルを形成し、前記表面拡散チャンネルを形成するために前記絶縁層を通して前記ＳｉＣ基板の表面内へと前記所定のドーパントを拡散する前記ステップは、前記所定のドーパントが豊富な環境において、第１の所定の温度で、第１の所定の時間の間、前記ＳｉＣ基板上に形成された前記絶縁層を含む前記ＳｉＣ基板に対してアニールを行うステップを含み、前記第１の所定の温度および前記第１の所定の時間は、前記絶縁層の所定の厚さに従って制御されて、前記所定のドーパントが前記ＳｉＣ基板の表面内へ望ましい深さおよび望ましいドーピング濃度で拡散するようにされ、前記望ましい深さおよび前記望ましいドーピング濃度は、前記半導体デバイスが、常時オフの挙動を維持しつつも、前記表面拡散チャンネルの無い半導体デバイスよりもキャリアの移動度を増加させる、ステップ」と「表面拡散チャネルを形成するために、前記ＳｉＣ基板の表面内へと所定のドーパントを拡散するステップであって、前記所定のドーパントが前記ＳｉＣ基板の表面に拡散されるときに、前記所定のドーパントは前記ＳｉＣ基板の前記第１ウェルと前記第２ウェルとの間に前記第２導電型の前記表面拡散チャンネルを形成し、前記半導体デバイスが、前記表面拡散チャンネルの無い半導体デバイスよりもキャリアの移動度を増加させる、ステップ」である点で共通する。 エ　したがって、本願発明１と引用例１０発明とは、以下の点で一致し、また相違する。 ［一致点］ 「第１導電型の炭化ケイ素（ＳｉＣ）基板に半導体デバイスを作る方法であって、 第２導電型である第１ウェルを前記ＳｉＣ基板内に設けるステップと、 前記第２導電型である第２ウェルを前記ＳｉＣ基板内に設けるステップと、 表面拡散チャネルを形成するために、前記ＳｉＣ基板の表面内へと所定のドーパントを拡散するステップであって、前記所定のドーパントが前記ＳｉＣ基板の表面に拡散されるときに、前記所定のドーパントは前記ＳｉＣ基板の前記第１ウェルと前記第２ウェルとの間に前記第２導電型の前記表面拡散チャンネルを形成し、前記半導体デバイスが、前記表面拡散チャンネルの無い半導体デバイスよりもキャリアの移動度を増加させる、ステップと、 を含む、方法。」 ［相違点１］ 本願発明１は、「前記ＳｉＣ基板上の第１ウェルと第２ウェルとの間に、所定の厚さの絶縁層を設けるステップ」を有し、この「絶縁層」を用いて、「表面拡散チャネルを形成するために、前記絶縁層を通じて前記ＳｉＣ基板の表面内へと１０００オングストローム未満の深さまで所定のドーパントを拡散するステップであって、前記所定のドーパントが前記絶縁層を通じて前記ＳｉＣ基板の表面に拡散されるときに、前記所定のドーパントは前記ＳｉＣ基板の前記第１ウェルと前記第２ウェルとの間に前記第２導電型の前記表面拡散チャンネルを形成し、前記表面拡散チャンネルを形成するために前記絶縁層を通して前記ＳｉＣ基板の表面内へと前記所定のドーパントを拡散する前記ステップは、前記所定のドーパントが豊富な環境において、第１の所定の温度で、第１の所定の時間の間、前記ＳｉＣ基板上に形成された前記絶縁層を含む前記ＳｉＣ基板に対してアニールを行うステップを含み、前記第１の所定の温度および前記第１の所定の時間は、前記絶縁層の所定の厚さに従って制御されて、前記所定のドーパントが前記ＳｉＣ基板の表面内へ望ましい深さおよび望ましいドーピング濃度で拡散するようにされ、前記望ましい深さおよび前記望ましいドーピング濃度は、前記半導体デバイスが、常時オフの挙動を維持しつつも、前記表面拡散チャンネルの無い半導体デバイスよりもキャリアの移動度を増加させる、ステップ」を有しているのに対して、引用例１０発明は対応するステップを有していない点。 （２）相違点についての判断 ［相違点１］について以下に検討する。 引用例１０発明の「チャネル層１０２」は、イオン注入により形成されており、また、絶縁膜を通してドーパントを拡散することで形成されたものではないから、引用例１０発明の「チャネル層１０２」の形成方法に代えて、［相違点１］に係る本願発明１のステップを採用することが自明であるとは言えない。 さらに、引用例１ないし引用例９、および、引用例１１ないし引用例１３には、「前記ＳｉＣ基板上の第１ウェルと第２ウェルとの間に、所定の厚さの絶縁層を設けるステップ」を有し、この「絶縁層」を用いて、「表面拡散チャネルを形成するために、前記絶縁層を通じて前記ＳｉＣ基板の表面内へと１０００オングストローム未満の深さまで所定のドーパントを拡散するステップであって、前記所定のドーパントが前記絶縁層を通じて前記ＳｉＣ基板の表面に拡散されるときに、前記所定のドーパントは前記ＳｉＣ基板の前記第１ウェルと前記第２ウェルとの間に前記第２導電型の前記表面拡散チャンネルを形成し、前記表面拡散チャンネルを形成するために前記絶縁層を通して前記ＳｉＣ基板の表面内へと前記所定のドーパントを拡散する前記ステップは、前記所定のドーパントが豊富な環境において、第１の所定の温度で、第１の所定の時間の間、前記ＳｉＣ基板上に形成された前記絶縁層を含む前記ＳｉＣ基板に対してアニールを行うステップを含み、前記第１の所定の温度および前記第１の所定の時間は、前記絶縁層の所定の厚さに従って制御されて、前記所定のドーパントが前記ＳｉＣ基板の表面内へ望ましい深さおよび望ましいドーピング濃度で拡散するようにされ、前記望ましい深さおよび前記望ましいドーピング濃度は、前記半導体デバイスが、常時オフの挙動を維持しつつも、前記表面拡散チャンネルの無い半導体デバイスよりもキャリアの移動度を増加させる、ステップ」を有することは、記載されていないから、引用例１発明ないし引用例９発明、および、引用例１１発明ないし引用例１３発明から、引用例１０発明において、［相違点１］に係るステップを採用することが容易であるとも言えない。 そして、本願発明１は、［相違点１］に係るステップを有することにより、「アニール・プロセスのパラメータ、例えば、温度や時間は、酸化物層４４の厚さ（ｔＯＸ）に従って制御されて、表面拡散チャンネル４２が望ましい深さ（即ち、厚さ）と望ましいドーピング濃度とを有するようにされる。」（【００２５】）という格別の効果を有するものである。 そうすると、［相違点１］に係るステップは、引用例１ないし１３に記載された発明に基づいて当業者が容易に想到したものであるとは言えない。 したがって、本願発明１は、引用例１ないし１３に記載された発明に基づいて当業者が容易に発明をすることができたものとはいえない。 ２　本願発明２ないし２０について 本願発明２ないし２０は、本願発明１を引用しているから、本願発明２ないし２０は、本願発明１の発明特定事項を全て有する発明である。 してみれば、本願発明１が引用例１ないし１３に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない以上、本願発明２ないし２０も、引用例１ないし１３に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。 第７　原査定についての判断 本手続補正により、本願発明１ないし２０は、「前記ＳｉＣ基板上の第１ウェルと第２ウェルとの間に、所定の厚さの絶縁層を設けるステップ」を有し、この「絶縁層」を用いて、「表面拡散チャネルを形成するために、前記絶縁層を通じて前記ＳｉＣ基板の表面内へと１０００オングストローム未満の深さまで所定のドーパントを拡散するステップであって、前記所定のドーパントが前記絶縁層を通じて前記ＳｉＣ基板の表面に拡散されるときに、前記所定のドーパントは前記ＳｉＣ基板の前記第１ウェルと前記第２ウェルとの間に前記第２導電型の前記表面拡散チャンネルを形成し、前記表面拡散チャンネルを形成するために前記絶縁層を通して前記ＳｉＣ基板の表面内へと前記所定のドーパントを拡散する前記ステップは、前記所定のドーパントが豊富な環境において、第１の所定の温度で、第１の所定の時間の間、前記ＳｉＣ基板上に形成された前記絶縁層を含む前記ＳｉＣ基板に対してアニールを行うステップを含み、前記第１の所定の温度および前記第１の所定の時間は、前記絶縁層の所定の厚さに従って制御されて、前記所定のドーパントが前記ＳｉＣ基板の表面内へ望ましい深さおよび望ましいドーピング濃度で拡散するようにされ、前記望ましい深さおよび前記望ましいドーピング濃度は、前記半導体デバイスが、常時オフの挙動を維持しつつも、前記表面拡散チャンネルの無い半導体デバイスよりもキャリアの移動度を増加させる、ステップ」という技術的事項を有する方法となった。 当該「前記ＳｉＣ基板上の第１ウェルと第２ウェルとの間に、所定の厚さの絶縁層を設けるステップ」を有し、この「絶縁層」を用いて、「表面拡散チャネルを形成するために、前記絶縁層を通じて前記ＳｉＣ基板の表面内へと１０００オングストローム未満の深さまで所定のドーパントを拡散するステップであって、前記所定のドーパントが前記絶縁層を通じて前記ＳｉＣ基板の表面に拡散されるときに、前記所定のドーパントは前記ＳｉＣ基板の前記第１ウェルと前記第２ウェルとの間に前記第２導電型の前記表面拡散チャンネルを形成し、前記表面拡散チャンネルを形成するために前記絶縁層を通して前記ＳｉＣ基板の表面内へと前記所定のドーパントを拡散する前記ステップは、前記所定のドーパントが豊富な環境において、第１の所定の温度で、第１の所定の時間の間、前記ＳｉＣ基板上に形成された前記絶縁層を含む前記ＳｉＣ基板に対してアニールを行うステップを含み、前記第１の所定の温度および前記第１の所定の時間は、前記絶縁層の所定の厚さに従って制御されて、前記所定のドーパントが前記ＳｉＣ基板の表面内へ望ましい深さおよび望ましいドーピング濃度で拡散するようにされ、前記望ましい深さおよび前記望ましいドーピング濃度は、前記半導体デバイスが、常時オフの挙動を維持しつつも、前記表面拡散チャンネルの無い半導体デバイスよりもキャリアの移動度を増加させる、ステップ」は、前記「第６」で検討したとおり、原査定における引用例１ないし８には記載されておらず、本願優先日前における周知技術でもないので、本願発明１ないし２０は、当業者であっても、原査定における引用文献１および８に基づいて容易に発明できたものではない。したがって、原査定を維持することはできない。 第８　当審拒絶理由について １　特許法第３６条第６項第１号について 当審拒絶理由で拒絶の理由を示した、補正前の請求項４６および４９，５０は、本手続補正により削除されたから、本手続補正により、特許法第３６条第６項第１号に規定する要件を満たさないとの、当審拒絶理由で示した理由は解消した。 ２　特許法第３６条第６項第２号について 当審拒絶理由で拒絶の理由を示した、補正前の請求項７および８は、本手続補正により削除されたから、本手続補正により、特許法第３６条第６項第２号に規定する要件を満たさないとの、当審拒絶理由で示した理由は解消した。 ３　特許法２９条第２項について 本手続補正により、本願発明１ないし２０は、「前記ＳｉＣ基板上の第１ウェルと第２ウェルとの間に、所定の厚さの絶縁層を設けるステップ」を有し、この「絶縁層」を用いて、「表面拡散チャネルを形成するために、前記絶縁層を通じて前記ＳｉＣ基板の表面内へと１０００オングストローム未満の深さまで所定のドーパントを拡散するステップであって、前記所定のドーパントが前記絶縁層を通じて前記ＳｉＣ基板の表面に拡散されるときに、前記所定のドーパントは前記ＳｉＣ基板の前記第１ウェルと前記第２ウェルとの間に前記第２導電型の前記表面拡散チャンネルを形成し、前記表面拡散チャンネルを形成するために前記絶縁層を通して前記ＳｉＣ基板の表面内へと前記所定のドーパントを拡散する前記ステップは、前記所定のドーパントが豊富な環境において、第１の所定の温度で、第１の所定の時間の間、前記ＳｉＣ基板上に形成された前記絶縁層を含む前記ＳｉＣ基板に対してアニールを行うステップを含み、前記第１の所定の温度および前記第１の所定の時間は、前記絶縁層の所定の厚さに従って制御されて、前記所定のドーパントが前記ＳｉＣ基板の表面内へ望ましい深さおよび望ましいドーピング濃度で拡散するようにされ、前記望ましい深さおよび前記望ましいドーピング濃度は、前記半導体デバイスが、常時オフの挙動を維持しつつも、前記表面拡散チャンネルの無い半導体デバイスよりもキャリアの移動度を増加させる、ステップ」という技術的事項を有する方法となった。 当該「前記ＳｉＣ基板上の第１ウェルと第２ウェルとの間に、所定の厚さの絶縁層を設けるステップ」を有し、この「絶縁層」を用いて、「表面拡散チャネルを形成するために、前記絶縁層を通じて前記ＳｉＣ基板の表面内へと１０００オングストローム未満の深さまで所定のドーパントを拡散するステップであって、前記所定のドーパントが前記絶縁層を通じて前記ＳｉＣ基板の表面に拡散されるときに、前記所定のドーパントは前記ＳｉＣ基板の前記第１ウェルと前記第２ウェルとの間に前記第２導電型の前記表面拡散チャンネルを形成し、前記表面拡散チャンネルを形成するために前記絶縁層を通して前記ＳｉＣ基板の表面内へと前記所定のドーパントを拡散する前記ステップは、前記所定のドーパントが豊富な環境において、第１の所定の温度で、第１の所定の時間の間、前記ＳｉＣ基板上に形成された前記絶縁層を含む前記ＳｉＣ基板に対してアニールを行うステップを含み、前記第１の所定の温度および前記第１の所定の時間は、前記絶縁層の所定の厚さに従って制御されて、前記所定のドーパントが前記ＳｉＣ基板の表面内へ望ましい深さおよび望ましいドーピング濃度で拡散するようにされ、前記望ましい深さおよび前記望ましいドーピング濃度は、前記半導体デバイスが、常時オフの挙動を維持しつつも、前記表面拡散チャンネルの無い半導体デバイスよりもキャリアの移動度を増加させる、ステップ」は、前記「第６」で検討したとおり、当審拒絶理由における引用例１，３，９ないし１３には記載されておらず、本願優先日前における周知技術でもないので、本願発明１ないし２０は、当業者であっても、当審拒絶理由における引用例１，３，９ないし１３に基づいて容易に発明できたものではない。したがって、本手続補正により、特許法第２９条第２項に規定により特許を受けることができないとの、当審拒絶理由で示した理由は解消した。 第９　むすび 以上のとおり、原査定の理由によって、本願を拒絶することはできない。 他に本願を拒絶すべき理由を発見しない。 よって、結論のとおり審決する。