2016-001565

特願２０１４－　５１２２７「半導体記憶装置」拒絶査定不服審判事件〔平成２７年１０月　５日出願公開、特開２０１５－１７６６１６、請求項の数（６）〕について、次のとおり審決する。

【結　論】 原査定を取り消す。 本願の発明は、特許すべきものとする。

【理　由】 第１　手続の経緯 本願は，平成２６年３月１４日の出願であって，平成２７年４月２１日付けで拒絶理由が通知され，平成２７年６月２５日付けで手続補正がされ，平成２７年１１月１３日付けで拒絶査定（以下，「原査定」という）がされ，これに対し，平成２８年２月３日に拒絶査定不服審判が請求されるとともに手続補正がされ，その後，当審において平成２８年１２月５日付けで拒絶理由（以下，「当審拒絶理由」という）が通知され，平成２８年１２月７日付けで手続補正がされたものである。 第２　本願発明 本願の請求項１－６に係る発明（以下，それぞれ「本願発明１」－「本願発明６」という。）は，平成２８年１２月７日付けの手続補正で補正された特許請求の範囲の請求項１－６に記載された事項により特定されるものと認められるところ，本願の請求項１に係る発明（以下，「本願発明１」という。）は以下のとおりである。 「【請求項１】 メモリアレイと， 前記メモリアレイから読み出したデータを保持し，または前記メモリアレイに書込むデータを保持するデータ保持手段と， 入力手段と， データの誤り検出訂正を行う誤り検出訂正手段と， 前記入力手段からの入力データを前記データ保持手段および前記誤り検出訂正手段に並列に供給する供給手段と， 前記誤り検出訂正手段が前記供給手段からのデータを処理することにより生成された誤り訂正符号を前記データ保持手段に書込む書込み手段と， 前記データ保持手段と前記誤り検出訂正手段との間で双方向のデータ転送を可能にする並列に接続された複数の転送用トランジスタを含むデータ転送手段と， 外部からのコマンドに基づきプログラム動作および読出し動作を制御する制御手段とを有し， 前記供給手段は，前記入力手段と前記誤り検出訂正手段との間に並列に接続された複数の供給用トランジスタを含み， 前記制御手段は，前記入力手段から入力データが入力されるとき，前記転送用トランジスタの各ゲートに共通に接続される第１のゲート信号を介して前記転送用トランジスタを非導通にさせ，かつ前記供給用トランジスタの各ゲートに共通に接続される第２のゲート信号を介して前記供給用トランジスタを導通させ，読出し動作が行われるとき，前記第１のゲート信号を介して前記転送用トランジスタを導通させ，かつ前記第２のゲート信号を介して前記供給用トランジスタをオフさせ， 前記データ保持手段は，前記メモリアレイから読み出したデータまたは前記メモリアレイに書込むデータを保持するレギュラー領域と，前記レギュラー領域に保持されるデータの誤り訂正符号を保持するスペア領域とを含み，前記書込み手段は，プログラム動作が行われるとき，前記スペア領域に前記誤り訂正符号を書込み， さらに前記データ転送手段は，前記誤り訂正符号が書込まれたスペア領域のデータを前記誤り検出訂正手段に転送し，前記書込み手段は，前記スペア領域のデータの誤り訂正符号を前記スペア領域に書込む，半導体記憶装置。」 なお，本願発明２－６の概要は以下のとおりである。 本願発明２－５は，本願発明１を減縮した発明である。 本願発明６は，本願発明１に対応する方法の発明である。 第３　原査定の理由について １．原査定の理由の概要 『１．（省略） ２．（進歩性）この出願の下記の請求項に係る発明は，その出願前に日本国内又は外国において，頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。 記　　　（引用文献等については引用文献等一覧参照） ●理由１（省略） ●理由２（進歩性）について 請求項：１－１０ 引用文献：１ 備考： （請求項１，９について） 引用文献１（特に【００７２】，【００７３】段落，第７，９図等参照）には，入力手段を介してページバッファ（本願発明における「データ保持手段」に相当）にデータをロードすると同時に（すなわち並列に）演算用ロジック回路（本願発明における「誤り訂正手段」に相当）にて誤り訂正符号を生成し，生成された誤り訂正符号をページバッファに格納する半導体記憶装置が記載されている。 （途中省略） （請求項５，７について） 引用文献１には，請求項５，７に係る発明に対応する記載はないが，誤動作を防ぐために当該制御を行わざるを得ない事は当業者にとって自明であることから，明記はないものの，記載されているに等しい事項であると認められる。また，仮に自明でないとしても，当業者であれば必要に応じて適宜設計すべき事項である。 （途中省略） ＜引用文献等一覧＞ １．特開２００６－２０９９６９号公報 』 ２．原査定の理由の判断 （１）引用文献１について 原査定の拒絶の理由に引用された引用文献１（特開２００６－２０９９６９号公報）には，図面とともに次の事項が記載されている。 （ア）「【０００１】 本発明は，ＮＡＮＤ型フラッシュメモリ等の半導体装置に係り，特に，チップ内に誤り訂正機能を持たせた半導体装置に関する。」 （イ）「【０００４】 このメモリは，８つのメモリセルエリア１0，１1，…，１7から構成されている。各メモリセルエリア１0～１7は，マトリクス状に配列された図示しない複数のメモリセルからなり，共通のワード線に接続された５２８個のメモリセルに対して５２８本のビット線を介して５２８ビットのデータ（＝１ページ）を一括して書き込み及び読み出しができるようになっている。各メモリセルエリア１0～１7には，５２８ビットの書き込みデータ及び読み出しデータを保持するページバッファ２0～２7が接続されている。ページバッファ２0～２7と，各メモリセルエリア１0～１7毎に設けられたＩ／Ｏ端子４0～４7との間には，各メモリセルエリア１0～１7毎にＥＣＣ回路３0～３7がそれぞれ設けられている。」 （ウ）「【００７３】 まず外部からデータ入力コマンド（８０ｈ）を入力すると（Ｓ２１），演算用ロジック回路１３１の内部のレジスタＲＥＧ０～４０がリセットされ（Ｓ２２），次にアドレス（Ａｄｄ）が与えられる。続いてＷＥ（ライトイネーブル）信号が外部から入力され，これに同期してデータが８ビットずつページバッファ１０２ｊにロードされる（Ｓ２３，Ｓ２４，Ｓ２５）。これと同時にデータが演算用ロジック回路１３１に送りこまれ，検査ビットＥＣＣが計算される。カラムアドレスが最終の５２８に達したら（Ｓ２５），データロードを終了する。続いて外部よりプログラムコマンド（１０ｈ）が入力され，これによりメモリセルＭＣへのデータ書き込みのための図示しないチャージポンプによる昇圧動作が開始される。これと同時に，書込み動作を行なう前に，図示しない内部オシレータ等により４０ビットのＲＥＧ０～ＲＥＧ３９から順次５バイトずつ検査ビットが出力され，ページバッファ１０２7のデータ記憶回路１２１に格納される。この後，データ記憶回路１２１に格納されたデータが，外部アドレスＡｄｄにより選択された１ページ（図８の点線で示す）のメモリセルＭＣに記憶される。 （以下省略）」 （エ）「【００８０】 外部よりデータリードコマンド（００ｈ）を入力した後，読み出すアドレス（Ａｄｄ）を入力することにより，リード動作が開始される（Ｓ３１）。」 したがって，上記引用文献１には次の発明（以下，「引用発明」という。）が記載されていると認められる。 「チップ内に誤り訂正機能を持たせた半導体装置であって， 複数のメモリセルと， ページバッファと， Ｉ／Ｏ端子と， ＥＣＣ回路とを有し， データが８ビットずつページバッファにロードされ，これと同時にデータがＥＣＣ回路の演算用ロジック回路に送りこまれ，検査ビットＥＣＣが計算され， データロードが終了すると，外部よりプログラムコマンドが入力され，これによりメモリセルへのデータ書き込みのための昇圧動作が開始され， 書込み動作を行なう前に，検査ビットがページバッファのデータ記憶回路に格納され，その後，データ記憶回路に格納されたデータが，外部アドレスにより選択された１ページのメモリセルに記憶され， 外部よりデータリードコマンドを入力した後，読み出すアドレスを入力することにより，リード動作が開始される， 半導体装置。」 （２）対比 本願発明１と引用発明とを対比する。 （ア）引用発明の「複数のメモリセル」「ページバッファ」「Ｉ／Ｏ端子」「ＥＣＣ回路」が，それぞれ本願発明１の「メモリアレイ」「前記メモリアレイから読み出したデータを保持し，または前記メモリアレイに書込むデータを保持するデータ保持手段」「入力手段」「データの誤り検出訂正を行う誤り検出訂正手段」に相当する。 （イ）引用発明では，「データが８ビットずつページバッファにロードされ，これと同時にデータがＥＣＣ回路の演算用ロジック回路に送りこまれ」ていることから，“入力手段からの入力データ”が“データ保持手段”と“誤り検出訂正手段”に“並列”に“供給”されているものと認められるので，引用発明の半導体装置は，“前記入力手段からの入力データを前記データ保持手段および前記誤り検出訂正手段に並列に供給する供給手段”を有しているものと認められる。 よって，引用発明の「データが８ビットずつページバッファにロードされ，これと同時にデータがＥＣＣ回路の演算用ロジック回路に送りこまれ」と本願発明１の「前記入力手段からの入力データを前記データ保持手段および前記誤り検出訂正手段に並列に供給する供給手段」とに実質的な差異はない。 （ウ）引用発明の「検査ビットＥＣＣ」が本願発明１の「前記誤り検出訂正手段が前記供給手段からのデータを処理することにより生成された誤り訂正符号」に相当するから，引用発明の「検査ビットがページバッファのデータ記憶回路に格納され」るようにするための“手段”が，本願発明１の「前記誤り検出訂正手段が前記供給手段からのデータを処理することにより生成された誤り訂正符号を前記データ保持手段に書込む書込み手段」に相当する。 （エ）引用発明は，“外部よりプログラムコマンドが入力され”ると，データ書き込みのための昇圧動作が開始され，また，“外部よりデータリードコマンドを入力し”た後，読み出すアドレスを入力することにより，“リード動作”が開始されるものであるから，このような“外部からのコマンドに基づ”いて，“プログラム動作および読出し動作”を制御するための“制御手段”を有していることは自明のことである。 よって，引用発明の「外部よりプログラムコマンドが入力され，これによりメモリセルへのデータ書き込みのための昇圧動作が開始され」ること，及び「外部よりデータリードコマンドを入力した後，読み出すアドレスを入力することにより，リード動作が開始される」ことと本願発明１の「外部からのコマンドに基づきプログラム動作および読出し動作を制御する制御手段」とに実質的な差異はない。 （オ）引用発明は，「データが８ビットずつページバッファにロードされ」るとともに，このデータの「検査ビットＥＣＣ」が計算されて，「書込み動作を行なう前に，検査ビットがページバッファのデータ記憶回路に格納され」るものであるから，引用発明のページバッファが，“メモリセルに書込むデータを保持するレギュラー領域”と，“前記レギュラー領域に保持されるデータの誤り訂正符号を保持するスペア領域”とを含むものであることは明らかであり，また，“プログラム動作が行われるとき”に，“スペア領域に誤り訂正符号を書込”んでいることも明らかである。 よって，引用発明の「データが８ビットずつページバッファにロードされ」ること，及び「データがＥＣＣ回路の演算用ロジック回路に送りこまれ，検査ビットＥＣＣが計算され」て，「書込み動作を行なう前に，検査ビットがページバッファのデータ記憶回路に格納され」ることと本願発明１の「データ保持手段は，前記メモリアレイから読み出したデータまたは前記メモリアレイに書込むデータを保持するレギュラー領域と，前記レギュラー領域に保持されるデータの誤り訂正符号を保持するスペア領域とを含み，前記書込み手段は，プログラム動作が行われるとき，前記スペア領域に前記誤り訂正符号を書込む」こととに実質的な差異はない。 （カ）引用発明の「半導体装置」が本願発明１の「半導体記憶装置」に対応する。 そうすると，本願発明１と引用発明とは， 「メモリアレイと， 前記メモリアレイから読み出したデータを保持し，または前記メモリアレイに書込むデータを保持するデータ保持手段と， 入力手段と， データの誤り検出訂正を行う誤り検出訂正手段と， 前記入力手段からの入力データを前記データ保持手段および前記誤り検出訂正手段に並列に供給する供給手段と， 前記誤り検出訂正手段が前記供給手段からのデータを処理することにより生成された誤り訂正符号を前記データ保持手段に書込む書込み手段と， 外部からのコマンドに基づきプログラム動作および読出し動作を制御する制御手段とを有し， 前記データ保持手段は，前記メモリアレイから読み出したデータまたは前記メモリアレイに書込むデータを保持するレギュラー領域と，前記レギュラー領域に保持されるデータの誤り訂正符号を保持するスペア領域とを含み，前記書込み手段は，プログラム動作が行われるとき，前記スペア領域に前記誤り訂正符号を書込む， 半導体記憶装置。」 の点で一致し，以下の点で相違する。 ［相違点１］ 本願発明１は，「データ保持手段と誤り検出訂正手段との間で双方向のデータ転送を可能にする並列に接続された複数の転送用トランジスタを含むデータ転送手段」を有しているのに対して，引用発明は，そのような構成を有していない点。 ［相違点２］ 本願発明１では，「前記供給手段は，前記入力手段と前記誤り検出訂正手段との間に並列に接続された複数の供給用トランジスタを含」むのに対して，引用発明では，そのようなトランジスタを有していない点。 ［相違点３］ 本願発明１では，「前記制御手段は，前記入力手段から入力データが入力されるとき，前記転送用トランジスタの各ゲートに共通に接続される第１のゲート信号を介して前記転送用トランジスタを非導通にさせ，かつ前記供給用トランジスタの各ゲートに共通に接続される第２のゲート信号を介して前記供給用トランジスタを導通させ，読出し動作が行われるとき，前記第１のゲート信号を介して前記転送用トランジスタを導通させ，かつ前記第２のゲート信号を介して前記供給用トランジスタをオフさせ」るのに対して，引用発明では，そのように制御することは示されていない点。 ［相違点４］ 本願発明１では，「前記データ転送手段は，前記誤り訂正符号が書込まれたスペア領域のデータを前記誤り検出訂正手段に転送し，前記書込み手段は，前記スペア領域のデータの誤り訂正符号を前記スペア領域に書込む」のに対して，引用発明は，そのように特定されていない点。 （３）判断 上記相違点について検討する。 ［相違点１］及び［相違点３］について 本願明細書の【００２７】段落には， 「一方，読出動作時，メモリアレイ１００の選択されたページから読み出されたデータがページバッファ／センス回路１６０に転送される。次に，ページバッファ／センス回路１６０に保持されたデータが転送回路２００によってＥＣＣ回路１２０へ転送される。ＥＣＣ回路１２０は，誤り訂正符号に基づきプログラム不良の有無，または読出し不良の有無を判定し，不良による誤りがあれば，誤り訂正符号を用いてデータを訂正する。ＥＣＣ処理されたデータは，再び，転送回路２００によりページバッファ／センス回路１６０へ転送され，次いで，入出力バッファ１１０を介して外部へ出力される。」 と記載されていることから，本願の半導体記憶装置では，読出動作時，メモリアレイから読み出されたデータはページバッファ／センス回路から転送回路（データ転送手段）を介してＥＣＣ回路へ転送され，ＥＣＣ回路でＥＣＣ処理され，ＥＣＣ処理されたデータは，再び，転送回路（データ転送手段）を介してページバッファ／センス回路へ転送され，そこから，入出力バッファを介して外部へ出力されるという動作を行うものである。 そして，このような動作となすために，本願発明１では，「前記制御手段は，・・・，読出し動作が行われるとき，前記第１のゲート信号を介して前記転送用トランジスタを導通させ」ているものである。 これに対して，引用文献１の【００９５】段落には，「図１８は，ローケータ１４１の具体的な構成を示す回路図である。ローケータ１４１は，ＸＯＲ回路数１６１とＮＯＲ回路１６２とからなり，σ（Ｚ）を計算し，Ｉ／Ｏ０（ｊ＝０～７）にエラーがある（σ＝０）とＨを出力する。これにより，図９のデータ反転回路１３４で，このときのページバッファ１０２0のデータ記憶回路１２１のデータが反転されて出力される。」と記載されており，引用文献１の半導体装置では，読出動作時に，ＥＣＣ回路で読み出しデータの誤りを検出すると，ページバッファから読み出したデータを反転して出力するようになっており，誤り訂正したデータをページバッファに転送する動作を行うものではない。 そうすると，読出動作時に，ＥＣＣ回路で誤り訂正したデータをページバッファへ転送する動作を行っていない引用発明の半導体装置において，ページバッファとＥＣＣ回路との間に双方向のデータ転送が可能なデータ転送手段を設ける，すなわち，上記相違点１に係る構成とする必然性はなく，また，このデータ転送手段を「読出し動作が行われるとき，前記第１のゲート信号を介して前記転送用トランジスタを導通させ」るように制御する，すなわち，上記相違点３に係る構成とする動機付けもない。 してみれば，引用発明において，上記相違点１及び相違点３に係る構成とすることは当業者が容易になし得たことであるということはできない。 ［相違点２］について データの転送経路に適宜トランジスタを設けることは，当該技術分野における常套手段に過ぎない。 ［相違点４］について 上記「［相違点１］及び［相違点３］について」で検討したように，引用発明において，「データ転送手段」を設けることは，当業者が容易になし得たことであるとはいえない。 加えて，引用文献１には，誤り訂正符号が書込まれたスペア領域のデータの誤り訂正符号を，前記スペア領域に書込むことに関して，記載も示唆もなく，また，この点が周知技術であるという証拠もない。 してみれば，引用発明において，データ転送手段が，誤り訂正符号が書込まれたスペア領域のデータを誤り検出訂正手段に転送し，書込み手段が，前記スペア領域のデータの誤り訂正符号を前記スペア領域に書込むように構成すること，すなわち，上記相違点４に係る構成とすることは当業者が容易になし得たことであるとはいえない。 （４）小括 したがって，本願発明１は，当業者が引用発明に基づいて容易に発明をすることができたとはいえない。 また，本願発明２－５は，本願発明１をさらに減縮したものであるので，同様に，当業者が引用発明に基づいて容易に発明をすることができたとはいえない。 さらに，本願発明６は，本願発明１を「誤り訂正方法」の発明として記載したものであり，上記（１）～（３）で検討したことと同様のことがいえるので，本願発明１と同様に，当業者が引用発明に基づいて容易に発明をすることができたとはいえない。 よって，原査定の理由によっては，本願を拒絶することはできない。 第４　当審拒絶理由について １．当審拒絶理由の概要 『　この出願は，特許請求の範囲の記載が下記の点で，特許法第３６条第６項第２号に規定する要件を満たしていない。 記 （１）請求項１には，「前記供給手段は，入力データを前記誤り訂正手段に選択的に供給可能にするため，前記入力手段と前記誤り訂正手段との間に並列に接続された複数の供給用トランジスタを含み」と記載されているが，「入力データを前記誤り訂正手段に選択的に供給可能にする」の記載では，何を，あるいはどのような状態を「選択」しているのかが不明である。 明細書の段落００２４，００３３には，「複数の供給用トランジスタ」に対応する切替回路１１４が記載され，当該切替回路１１４に関して， 「すなわち，外部から入力されたプログラムコマンドが制御部１４０によって解読されるとき，切替信号がＨレベルに駆動され，トランジスタが一斉にオンされ，出力バッファ１１２からの入力データＤｉがＥＣＣ回路１２０へ供給される。プログラム動作時以外は，切替信号ＳＷはＬレベルに駆動され，出力バッファ１１２は，ＥＣＣ回路１２０から切り離される。」（段落００２４） 「プログラム動作時，入出力バッファ１１０－０～１１０－７は，切替回路１１４が導通することで，ページバッファ／センス回路１６０およびＥＣＣ回路／書込み回路１２０Ａのそれぞれにプログラムデータを出力する。このとき，駆動信号ＴＧはＬレベルに駆動され，転送回路２００は，レギュラー領域３００のプログラムデータを転送しない。」（段落００３３） と記載されているが，「入力データを前記誤り訂正手段に選択的に供給可能にする」との記載は無い。 また，請求項１を引用する請求項２～５についても，上記と同様に不明確である。 （２）請求項１には，「プログラム動作が行われるとき，・・・前記転送用トランジスタを非導通にさせ」と記載される一方，「前記データ転送手段は，・・・前記誤り検出訂正手段に転送し」とも記載されており，後者の動作は，前者と同様に，「プログラム動作が行われるとき」の動作であると認められる。 そうすると，「プログラム動作が行われるとき」に，データ転送手段は，「非導通」であるにもかかわらず，「・・・転送し」ており，両記載は矛盾している。 また，請求項１を引用する請求項２～５についても，上記と同様に不明確である。 加えて，請求項６にも同様の記載があり，同様に不明確である。 （３）請求項６には，「前記誤り検出訂正回路は，ページバッファの１つのセクタと等しいバイト数のデータの誤り検出訂正を行うことが可能であり，前記誤り検出訂正回路は，セクタ単位でプログラムテータの誤り検出訂正を行い，前記誤り検出訂正回路によって生成された誤り訂正符号を前記ページバッファの誤り検出訂正されたセクタの対応するスペア領域に書込む第１の書込みステップと，前記スペア領域のデータを前記転送回路を介して前記誤り検出訂正回路に転送し，前記誤り検出訂正回路は，転送された前記スペア領域のデータの誤り検出訂正を行い，前記スペア領域のデータの誤り訂正符号を前記スペア領域に書込む第２の書込みステップと，全てのセクタのプログラムデータの誤り検出訂正が終了するまで上記第１の書込みステップおよび第２の書込みステップを行い，全てのセクタのプログラムデータの誤り検出訂正が終了した後，前記ページバッファに保持されたプログラムデータおよび前記誤り訂正符号をメモリアレイの選択されたページにプログラムするステップ」なる記載があるが，発明の詳細な説明に記載されたものは，プログラム時に誤り検出訂正は行っていないから，上記は発明の詳細な説明に記載されたものではなく，結果として，請求項６に記載された発明の構成が不明確である。 （４）請求項１及び請求項６の以下の点は，誤記と認められる。 （ア）請求項１の第１４行及び第１５行 前記誤り訂正手段　→　前記誤り検出訂正手段 （イ）請求項１の第１９行 供給に接続される　→　共通に接続される （ウ）請求項６の第１０行 テータ　→　データ よって，請求項１～５，及び請求項６に係る発明は明確でない。』 ２．当審拒絶理由の判断 （１）平成２８年１２月７日付け手続補正によって，本願の請求項１は「前記供給手段は，前記入力手段と前記誤り検出訂正手段との間に並列に接続された複数の供給用トランジスタを含み」と補正された。 このことにより，請求項１，及びこれを引用する請求項２～５に係る発明は明確となった。 よって，当審拒絶理由（１）は解消した。 （２）平成２８年１２月７日付け手続補正によって，本願の請求項１は「前記制御手段は，前記入力手段から入力データが入力されるとき，前記転送用トランジスタの各ゲートに共通に接続される第１のゲート信号を介して前記転送用トランジスタを非導通にさせ，かつ前記供給用トランジスタの各ゲートに共通に接続される第２のゲート信号を介して前記供給用トランジスタを導通させ」と補正された。 このことにより，請求項１，及びこれを引用する請求項２～５に係る発明は明確となった。 また，同じく，平成２８年１２月７日付け手続補正によって，本願の請求項６は，「プログラム動作のコマンドであると判定されたとき，外部端子から入力された複数のセクタのプログラムデータをページバッファおよび誤り検出訂正回路に並列にロードし」，及び「読出し動作のコマンドであると判定されたとき，メモリアレイの選択されたページから読み出されたデータを前記ページバッファへ転送し」と補正された。 このことにより，請求項６に係る発明は明確となった。 よって，当審拒絶理由（２）は解消した。 （３）平成２８年１２月７日付け手続補正によって，本願の請求項６は 「前記誤り検出訂正回路は，ページバッファの１つのセクタと等しいバイト数のデータの誤り訂正符号を生成することが可能であり，前記誤り検出訂正回路は，セクタ単位でプログラムデータの誤り訂正符号を生成し，前記誤り検出訂正回路によって生成された誤り訂正符号を前記ページバッファの誤り検出訂正されたセクタの対応するスペア領域に書込む第１の書込みステップと， 前記スペア領域のデータを前記転送回路を介して前記誤り検出訂正回路に転送し，前記誤り検出訂正回路は，転送された前記スペア領域のデータの誤り訂正符号を生成し，前記スペア領域のデータの誤り訂正符号を前記スペア領域に書込む第２の書込みステップと，　全てのセクタのプログラムデータの誤り訂正符号の生成が終了するまで上記第１の書込みステップおよび第２の書込みステップを行い，全てのセクタのプログラムデータの誤り訂正符号の生成が終了した後，前記ページバッファに保持されたプログラムデータおよび前記誤り訂正符号をメモリアレイの選択されたページにプログラムするステップと」 と補正された。 このことにより，請求項６に係る発明は明確となった。 よって，当審拒絶理由（３）は解消した。 （４）平成２８年１２月７日付け手続補正によって，請求項１及び６の誤記は解消した。 よって，当審拒絶理由（４）は解消した。 第５　むすび 以上のとおり，原査定の理由によっては，本願を拒絶することはできない。 また，他に本願を拒絶すべき理由を発見しない。 よって，結論のとおり審決する。